KR0131369B1 - Manufacturing method for power semiconductor device - Google Patents

Manufacturing method for power semiconductor device

Info

Publication number
KR0131369B1
KR0131369B1 KR1019930026660A KR930026660A KR0131369B1 KR 0131369 B1 KR0131369 B1 KR 0131369B1 KR 1019930026660 A KR1019930026660 A KR 1019930026660A KR 930026660 A KR930026660 A KR 930026660A KR 0131369 B1 KR0131369 B1 KR 0131369B1
Authority
KR
South Korea
Prior art keywords
electrode
forming
source
diffusion region
bipolar transistor
Prior art date
Application number
KR1019930026660A
Other languages
Korean (ko)
Other versions
KR950021511A (en
Inventor
박훈수
Original Assignee
김주용
현대전자산업(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업(주) filed Critical 김주용
Priority to KR1019930026660A priority Critical patent/KR0131369B1/en
Publication of KR950021511A publication Critical patent/KR950021511A/en
Application granted granted Critical
Publication of KR0131369B1 publication Critical patent/KR0131369B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

A fabrication method of power semiconductor devices is provided to improve breakdown voltage and input resistance by using PMOS transistor as an input terminal and npn bipolar transistor as an output terminal. The method comprises the steps of: forming a field oxide(3) on a P-type substrate(1) having N-well(2); forming a P-base diffusion region(4) used as base electrode of npn bipolar transistor; forming a gate oxide(5) and a gate electrode(6) of PMOS at the P-base diffusion region(4), and forming a P+ source region(7A) and a P+ drain region(7B); forming a N+ source electrode(7A'), N+ emitter electrode(8) and N+ collector electrode(9); and forming metal wires(11A,11B,11C) on the source, emitter and collector electrodes(7A,7B,8,9), respectively. Using PMOS transistor as the input terminal and npn bipolar transistor as an output terminal, the breakdown voltage and the input resistance are increased.

Description

전력용 반도체 장치 제조방법Manufacturing method of power semiconductor device

제1도는 본 발명에 따른 전력용 반도체 장치의 단면도.1 is a cross-sectional view of a power semiconductor device according to the present invention.

제2도는 제1도의 등가 회로도.2 is an equivalent circuit diagram of FIG.

＊ 도면의 주요부분에 대한 부호의 설명＊ Explanation of symbols on main parts of drawing

1 : P형 기판 2 : N-웰1: P-type substrate 2: N-well

3 : 필드 산화막 4 : P-베이스 확산영역3: field oxide film 4: P-base diffusion region

5 : 게이트 산화막 6 : 게이트 전극5 gate oxide film 6 gate electrode

7A : P+소오스 전극 7A' : N+소오스 전극7A: P + source electrode 7A ': N + source electrode

7B : P+드레인 전극 8 : N+에미터 전극7B: P + drain electrode 8: N + emitter electrode

9 : N+콜렉터 전극 10 : 절연막9 N + collector electrode 10 insulating film

11A, 11B, 11C : 금속배선 G : 게이트 단자11A, 11B, 11C: Metal wiring G: Gate terminal

S : 소오스 단자 D : 드레인 단자S: source terminal D: drain terminal

B : 베이스 단자 C : 콜렉터 단자B: Base Terminal C: Collector Terminal

E : 에미터 단자 Q1 : PMOS 트랜지스터E: emitter terminal Q1: PMOS transistor

Q2 : npn 바이폴라 트랜지스터Q2: npn bipolar transistor

본 발명은 전력용-반도체 장치의 제조방법에 관한 것으로, 특히 P형 기판에 N-웰을 형성하고 상기 N-웰을 사용하여 PMOS 트랜지스터와 npn 바이폴라 트랜지스터를 구성하되, N-웰의 소정 부분에 P-베이스(Base) 확산 영역을 형성하여 이 P-베이스 확산 영역을 npn 바이폴라 트랜지스터의 베이스로 사용하면서 PMOS 트랜지스터의 드레인 전극이 포함되어 전기적으로 연결되게 하고, 또한 PMOS 트랜지스터의 소오스 전극과 npn 바이폴라 트랜지스터의 콜렉터 전극을 금속배선으로 연결하여 PMOS 트랜지스터를 입력단으로 하고 npn 바이폴라 트랜지스터를 출력단으로 동작하도록 하는 전력용 반도체 장치 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a power-semiconductor device, in particular, forming an N-well on a P-type substrate and using the N-well to form a PMOS transistor and an npn bipolar transistor, The P-base diffusion region is formed to use the P-base diffusion region as the base of the npn bipolar transistor, so that the drain electrode of the PMOS transistor is included and electrically connected, and the source electrode and the npn bipolar transistor of the PMOS transistor are also included. The present invention relates to a method for manufacturing a power semiconductor device in which a PMOS transistor is used as an input terminal and a npn bipolar transistor is operated as an output terminal by connecting a collector electrode of a metal wiring.

일반적으로, 반도체 전력용 소자는 개별 소자형태로 구현되며, 기존 Bi-MOS 전력소자의 경우 구현 공정이 복잡하고 수율이 낮아 단가가 높고, 저전압의 CMOS 논리 회로와 동일 칩상에서 구현할 수 없는 구조이다.In general, the semiconductor power device is implemented in the form of a separate device, and the existing Bi-MOS power device has a complicated implementation process and a low yield, high unit cost, and cannot be implemented on the same chip as a low voltage CMOS logic circuit.

따라서, 본 발명은 PMOS 트랜지스터와 npn 바이폴라 트랜지스터를 기존 CMOS 공정을 기초로 구현하고 동일 칩상에서 전기적으로 결합하여 입력단을 PMOS 트랜지스터로, 출력단을 npn 바이폴라 트랜지스터로 동작되도록 하므로써 전류 이득, 항복 전압(Punch Through Voltage) 및 입력 저항을 크게할 수 있는 전력용 반도체 장치 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention implements a PMOS transistor and an npn bipolar transistor based on an existing CMOS process and electrically couples the same on the same chip to operate an input terminal as a PMOS transistor and an output terminal as an npn bipolar transistor. It is an object of the present invention to provide a method for manufacturing a power semiconductor device capable of increasing a voltage and an input resistance.

상술한 목적을 달성하기 위한 본 발명은 P형 기판에 N-웰을 형성한 후, 상기 N-웰의 경계 부분에 필드 산화막을 형성하는 단계와, 상기 필드 산화막으로 구분된 N-웰의 소정부분에 P형 불순물 이온주입 공정으로 소정 폭과 깊이를 갖는 P-베이스 확산 영역을 형성하여 npn 바이폴라 트랜지스터의 베이스 전극을 형성하는 단계와, 상기 P-베이스 확산 영역의 일측 경계 부분에 겹치도록 PMOS 트랜지스터의 게이트 산화막 및 게이트 전극을 형성한 후, 소오스 및 드레인 불순물 이온주입 공정으로 상기 게이트 전극 일측의 N-웰 기판에 P+소오스 전극을, 다른측인 P-베이스 확산 영역에 P+드레인 전극을 형성하는 단계와, 상기 P+드레인 전극을 형성한 후 N+불순물 이온주입 공정으로 P+소오스 전극과 맞닿는 부분에 N+소오스 전극을, P-베이스 확산 영역내에 포함되는 부분에 N+에미터 전극을, 그리고 N+콜렉터 전극을 형성하는 단계와, 전체 구조 상부에 절연막을 형성한 후 콘택 및 금속배선 공정을 실시하여 P+, N+소오스 전극, N+에미터 전극 및 N+콜렉터 전극상에 각각으로 금속배선을 형성하는 단계로 이루어진 것을 특징으로 한다.According to the present invention for achieving the above object, after forming an N-well in a P-type substrate, forming a field oxide film on the boundary portion of the N-well, and a predetermined portion of the N-well divided into the field oxide film Forming a base electrode of the npn bipolar transistor by forming a P-base diffusion region having a predetermined width and depth in a P-type impurity ion implantation process, and overlapping one boundary portion of the P-base diffusion region. After the gate oxide film and the gate electrode are formed, a P + source electrode is formed in the N-well substrate on one side of the gate electrode and a P + drain electrode is formed in the P-base diffusion region on the other side by a source and drain impurity ion implantation process. ; and the P + Po after forming the drain electrode to the source electrode to the N + P + portion in contact with the source electrode and the N + impurity ion implantation process, into the P- base diffusion region The N + emitter electrode in the portion, and the N + and forming a collector electrode, the entire structure subjected to the upper one forming the insulating film after the contact and metal wiring process on a P +, N + source electrode, N + emitter Forming a metal wiring on the electrode and the N + collector electrode, respectively.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명에 따른 전력용 반도체 장치의 단면도로서, 그 제조공정을 단계별로 설명하면 다음과 같다.1 is a cross-sectional view of a power semiconductor device according to the present invention, the manufacturing process will be described step by step as follows.

P형 기판(1)에 N-웰(2)을 형성한 후, 상기 N-웰(2) 경계 부분에 산화공정으로 소자간을 격리시키는 필드 산화막(3)을 형성한다.After the N-well 2 is formed on the P-type substrate 1, a field oxide film 3 is formed on the boundary of the N-well 2 so as to isolate the elements from each other by an oxidation process.

상기 공정후 상기 필드 산화막(3)으로 구분된 N-웰(2)간의 소정 부분 즉, PMOS와 npn 바이폴라 트랜지스터의 경계 부분에 P형 불순물 이온주입 공정으로 일정 폭과 깊이를 갖는 P-베이스 확산 영역(4)을 형성하여 npn 바이폴라 트랜지스터의 베이스 전극을 형성한다. 상기 공정후전체 구조 상부에 산화막과 폴리실리콘을 적층한 후 리소그라피(Lithography) 공정 및 식각 공정으로 게이트 산화막(5)상에 게이트 전극(6)을 형성하되,상기 P-베이스 확산 영역(4)의 경계 부분상에 어느정도 겹치도록 형성한다.P-base diffusion region having a predetermined width and depth by a P-type impurity ion implantation process at a predetermined portion between the N-wells 2 separated by the field oxide film 3, that is, the boundary between the PMOS and npn bipolar transistors after the process. (4) is formed to form the base electrode of the npn bipolar transistor. After the process, the oxide film and the polysilicon are laminated on the entire structure, and a gate electrode 6 is formed on the gate oxide film 5 by a lithography process and an etching process, wherein the P-base diffusion region 4 is formed. It is formed to overlap to some extent on the boundary part.

상기 공정후 PMOS의 소오스 및 드레인 불순물 이온주입 공정으로 상기 게이트 전극(6) 일측의 N-웰 기판에 P+소오스 전극(7A)을 다른측인 P-베이스 확산영역에 P+드레인 전극(7B)을 형성한다.The P + source electrode 7A is placed on the N-well substrate on one side of the gate electrode 6 and the P + drain electrode 7B is placed on the P-base diffusion region on the other side by the PMOS source and drain impurity ion implantation process. To form.

상기 공정후 상기 P+소오스 전극(7A)에 접하는 N-웰(2)의 소정 부분과, 상기 P-베이스 확산 영역(4)의 소정부분과, npn 바이폴라 트랜지스터가 형성될 N-웰(2)의 소정 부분을 개방하여 N+불순물 이온주입 공정으로 P+소오스 전극(7A)과 맞닿는 부분에 N+소오스 전극(7A')을, P-베이스 확산 영역(4)에 포함되는 부분에 N+에미터After the process, a predetermined portion of the N-well 2 in contact with the P + source electrode 7A, a predetermined portion of the P-base diffusion region 4, and an N-well 2 in which an npn bipolar transistor will be formed are formed. by opening a predetermined portion of the N + impurity ion implantation process, an N + source electrode (7A ') in the abutting portion and the P + source electrode (7A), the portion contained in the P- base diffusion region (4) N + emitter foundation

전극(8)을, 그리고 나머지 부분에 N+콜렉터 전극(9)을 형성한다.The electrode 8 and the N + collector electrode 9 are formed in the remaining part.

상기 공정후 전체 구조 상부에 절연막(10)을 형성한 후, 콘택 및 금속배선 공정을 실시하여 P+, N+소오스 전극(7A, 7A'), N+에미터 전극(8) 및 N+콜렉터 전극(9)상에 각각으로 금속배선(11A, 11B 및 11C)을 형성한다.After the process, the insulating film 10 is formed on the entire structure, and then contact and metallization processes are performed to perform P + , N + source electrodes 7A, 7A ', N + emitter electrodes 8 and N + collectors. Metal wires 11A, 11B and 11C are formed on the electrode 9, respectively.

상술한 바에 의하면 P형 불순물 이온주입 공정으로 형성된 P-베이스 확산영역(4)은 npn 바이폴라 트랜지스터의 베이스로 작용하며, 또한 PMOS의 드레인 전극(7B)을 포함하고 있어 전기적으로 연결된다.According to the above description, the P-base diffusion region 4 formed by the P-type impurity ion implantation process serves as a base of the npn bipolar transistor, and also includes the drain electrode 7B of the PMOS and is electrically connected thereto.

그리고 제1도에 도시되지 않았지만 P+, N+소오스 전극(7A, 7A')과 N+콜렉터 전극(9)은 금속배선(11A 및 11C)에 의해 연결된다.Although not shown in FIG. 1, the P + , N + source electrodes 7A, 7A 'and the N + collector electrode 9 are connected by metal wirings 11A and 11C.

제2도는 상기 제1도의 등가 회로도로서, 이를 참조하여 본 발명을 더욱 상세히 설명하면, PMOS 트랜지스터(Q1)의 소오스 단자(S)와 npn 바이폴라 트랜지스터(Q2)의 콜렉터 단자(C)는 상호 접속되는데, 이는 제1도에서 소오스 금속배선(11A)과 콜렉터 금속배선(11C)에 의해 접속된다.FIG. 2 is an equivalent circuit diagram of FIG. 1, and the present invention will be described in more detail with reference to the figure. The source terminal S of the PMOS transistor Q1 and the collector terminal C of the npn bipolar transistor Q2 are interconnected. This is connected by source metal wiring 11A and collector metal wiring 11C in FIG.

그리고, 드레인 단자(D)는 베이스 단자(B)와 접속되는데, 이는 제1도에서 P+드레인 전극(7B)이 베이스인 P-베이스 확산 영역(4)내에 포함되어 접속되는 형태가 된다.In addition, the drain terminal D is connected to the base terminal B. In this case, the P + drain electrode 7B is included in the P-base diffusion region 4 which is the base and connected.

즉, 게이트, 소오스 및 드레인 단자(G, S 및 D)를 갖는 PMOS 트랜지스터(Q1)는 베이스, 콜렉터 및 에미터 단자(B,C 및 E)를 갖는 npn 바이폴라 트랜지스터(Q2)와 결합하여 전력소자를 이루는데, 결합 방법에 있어 동일 칩상에서 금속배선에 의해 소오스와 콜렉터가 접속되고 P-베이스 확산 영역에 드레인이 공유되어 접속된다.That is, the PMOS transistor Q1 having the gate, source, and drain terminals G, S, and D is combined with the npn bipolar transistor Q2 having the base, collector, and emitter terminals B, C, and E. In the coupling method, the source and the collector are connected by metal wiring on the same chip, and the drain is shared and connected to the P-base diffusion region.

그리고 PMOS 트랜지스터(Q1)는 입력단으로 동작하고 npn 바이폴라 트랜지스터(Q2)는 출력단으로 동작한다.The PMOS transistor Q1 operates as an input terminal and the npn bipolar transistor Q2 operates as an output terminal.

동작을 간단히 설명하면, PMOS 트랜지스터(Q1)의 소오스(S)와 npn 바이폴라 트랜지스터(Q2)의 콜렉터(C)에는 전원 전압(VDD)이 인가되고, 드레인 전류는 npn 바이폴라 트랜지스터(Q2)의 베이스 전류 성분이 되어 회로의 총전류 It는 바이폴라 트랜지스터(Q2)의 공통에미터 전류 이득(Common Emitter Current Gain)만큼 증폭In brief, the power supply voltage V DD is applied to the source S of the PMOS transistor Q1 and the collector C of the npn bipolar transistor Q2, and the drain current is the base of the npn bipolar transistor Q2. As a current component, the total current I t of the circuit is amplified by the common emitter current gain of the bipolar transistor (Q2).

된다.do.

따라서 바이폴라 트랜지스터(Q2)의 에미터 전류는 IE= It= Id+ Ic= (1 + hfe) Id이다.Thus, the emitter current of bipolar transistor Q2 is I E = I t = I d + I c = (1 + h fe ) I d .

즉, 공통 에미터 전류 이득은 hfe이므로 에미터에 흐르는 전류(IE)는 PMOS의 드레인 전류 Id가 1+hfe만큼 증폭되며, 이에 따라 전류구동 능력이 PMOS에 비하여 1+hfe만큼 커지고, 항복 전압은 PMOS의 펀치스루 전압(Punch through Vo1tage)이 아닌 바이폴라 트랜지스터의 콜렉터와 에미터간의 항복 전압과 같으므로 항복 전압이 커지며, 또한 입력단이 PMOS로 구성되므로 입력저항도 높게된다. 상술한 바와 같이 본 발명에 의하면 PMOS 트랜지스터와 npn 바이폴라 트랜지스터를 전기적으로 결합하여 전류구동 능력과 항복 전압 및 입력 전압이 증가되는 PMOS 트랜지스터와 npn 바이폴라 트랜지스터의 장점을 동시에 가지는 전력소자를 구현할 수 있고, 또한 동일 칩상에서 저전압 CMOS 논리 회로와 공존할 수 있는 소자구조이므로 시스템의 크기를 줄일 수 있으며 신뢰도를 증가시킬 수 있다.That is, since the common emitter current gain is h fe , the current (IE) flowing through the emitter is amplified by 1 + h fe of the drain current I d of the PMOS, and thus the current driving capability is increased by 1 + h fe compared to the PMOS. The breakdown voltage is the same as the breakdown voltage between the collector and the emitter of the bipolar transistor, not the punch-through voltage of the PMOS. Therefore, the breakdown voltage is increased. Also, since the input terminal is composed of PMOS, the input resistance is also high. As described above, according to the present invention, the PMOS transistor and the npn bipolar transistor are electrically coupled to each other, thereby realizing a power device having the advantages of the PMOS transistor and the npn bipolar transistor having increased current driving capability, breakdown voltage, and input voltage. The device structure, which can coexist with low-voltage CMOS logic circuits on the same chip, can reduce system size and increase reliability.

Claims (2)

P형 기판에 N-웰을 형성한 후, 상기 N-웰의 경계 부분에 필드 산화막을 형성하는 단계와, 상기 필드 산화막으로 구분된 N-웰의 소정 부분에 P형 불순물 이온주입공정으로 소정폭과 깊이를 갖는 P-베이스 확산 영역을 형성하여 npn바이폴라 트랜지스터의 베이스 전극을 형성하는 단계와, 상기 P-베이스 확산 영역의 일측 경계부분에 겹치도록 PMOS 트랜지스터의 게이트 산화막 및 게이트 전극을 형성한 후, 소오스 및 드레인 불순물 이온주입공정으로 상기 게이트 전극 일측의 N-웰 기판에 P+소오스 전극을, 다른측인 P-베이스 확산 영역에 P+드레인 전극을 형성하는 단계와, 상기 P+드레인 전극을 형성한 후 N+불순물 이온주입 공정으로 P+ 소오스 전극과 맞닿는 부분에 N+소오스 전극을, P-베이스 확산 영역내에 포함되는 부분에 N+에미터 전극을, 그리고 N+콜렉터 전극을 형성하는 단계와, 전체 구조 상부에 절연막을 형성한 후 콘택 및 금속배선 공정을 실시하여 P+, N+소오스 전극, N+에미터 전극 및 N+콜렉터 전극상에 각각으로 금속배선을 형성하는 단계로 이루어진 것을 특징으로 하는 전력용 반도체 장치의 제조방법.After the N-well is formed on the P-type substrate, a field oxide film is formed on the boundary portion of the N-well, and a P-type impurity ion implantation process is performed on a predetermined portion of the N-well divided by the field oxide film. Forming a base electrode of the npn bipolar transistor by forming a P-base diffusion region having an excess depth, and forming a gate oxide film and a gate electrode of the PMOS transistor so as to overlap one boundary portion of the P-base diffusion region. Source and drain impurity ion implantation to form a P + source electrode on an N-well substrate on one side of the gate electrode and a P + drain electrode on a P-base diffusion region on the other side; and forming the P + drain electrode after the N + N + emitter electrode in the portion that includes the N + source electrode to the impurity ion implantation process, the P + portion in contact with the source electrode, in the P- base diffusion region, and the N + Forming a collector electrode, after forming an insulating film on the entire structure, the top by performing the contact and the metal wiring process, P +, N + source electrode, a metal wiring in an N + emitter electrode and N +, respectively on the collector electrode A method for manufacturing a power semiconductor device, comprising the step of forming. 제1항에 있어서, 상기 P+, N+소오스 전극과 N+콜렉터 전극은 금속배선으로 연결되고, 상기 P+드레인 전극은 P-베이스 전극에 공유되어 PMOS 트랜지스터와 npn 바이폴라 트랜지스터를 전기적으로 결합되게 하는 것을 특징으로 하는 전력용 반도체 장치의 제조방법.The P + and N + source electrodes and the N + collector electrode are connected to each other by a metal wiring, and the P + drain electrode is shared by the P-base electrode to electrically couple the PMOS transistor and the npn bipolar transistor. The manufacturing method of the semiconductor device for power characterized by the above-mentioned.
KR1019930026660A 1993-12-07 1993-12-07 Manufacturing method for power semiconductor device KR0131369B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930026660A KR0131369B1 (en) 1993-12-07 1993-12-07 Manufacturing method for power semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930026660A KR0131369B1 (en) 1993-12-07 1993-12-07 Manufacturing method for power semiconductor device

Publications (2)

Publication Number Publication Date
KR950021511A KR950021511A (en) 1995-07-26
KR0131369B1 true KR0131369B1 (en) 1998-04-15

Family

ID=19370052

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930026660A KR0131369B1 (en) 1993-12-07 1993-12-07 Manufacturing method for power semiconductor device

Country Status (1)

Country Link
KR (1) KR0131369B1 (en)

Also Published As

Publication number Publication date
KR950021511A (en) 1995-07-26

Similar Documents

Publication Publication Date Title
US6060750A (en) Semiconductor device having SOI-MOSFET
US5376816A (en) Bi-cmos integrated circuit device having buried region use in common for bipolar and mos transistors
US4825275A (en) Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias
KR100208632B1 (en) Semiconductor integrated circuit and method of fabricating it
US5087579A (en) Method for fabricating an integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias
US4912054A (en) Integrated bipolar-CMOS circuit isolation process for providing different backgate and substrate bias
US5060044A (en) Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias
US5184203A (en) Semiconductor device having a charge transfer device, MOSFETs, and bipolar transistors--all formed in a single semiconductor substrate
US5260228A (en) Method of making a semiconductor device having a charge transfer device, MOSFETs, and bipolar transistors
US4476479A (en) Semiconductor device with operating voltage coupling region
EP0381139A2 (en) Semiconductor integrated circuit and method of manufacture thereof
JPH1065146A (en) Semiconductor integrated circuit device
US5969391A (en) Complementary insulated-gate field-effect transistors having improved anti-latchup characteristic
KR0131369B1 (en) Manufacturing method for power semiconductor device
JPS63137478A (en) Manufacture of semiconductor device having protective circuit
KR970009032B1 (en) Power semiconductor and its manufacturing method
US5856218A (en) Bipolar transistor formed by a high energy ion implantation method
KR100332115B1 (en) Semiconductor power device and fabricating method thereof
JP3211871B2 (en) I / O protection circuit
JP2920061B2 (en) Semiconductor integrated device for high load driving driver and high load driving driver device
JP2001339044A (en) Electrostatic protection circuit of semiconductor device
JPH0837299A (en) Protective circuit of semiconductor integrated circuit
JPH02210862A (en) Semiconductor device
KR100321700B1 (en) Megred bipolar transistor and mos transistor with isolation layer for preventing latch-up
JPH0278275A (en) Conductivity modulation type mos device and circuit thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 16

EXPY Expiration of term