KR0172820B1 - 반도체 소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 256M DRAM급 이상의 반도체소자에서 효과적으로 적용할 수 있는 LDD구조의 MOSFET에 관한 것이다.

본 발명은 반도체기판과; 상기 반도체기판의 소정영역 상부에 소정간격 이격되어 각각 형성된 기판과 반대도전형의 저농도 실리콘 단결정층; 상기 저농도 실리콘 단결정층 사이의 기판 상부영역 및 상기 저농도 실리콘 단결정층 전면에 형성된 게이트 절연막; 상기 저농도 실리콘 단결정층 사이의 기판 상부영역 및 상기 저농도 실리콘 단결정층 상부 소정영역에 걸쳐 형성되는 게이트전극; 상기 게이트전극 양단의 상기 저농도 실리콘 단결정층 표면부위에 상기 게이트전극과 소정간격 이격되어 각각 형성된 고농도 소오스 및 드레인을 포함하여 이루어진 반도체소자를 제공함으로써 단채널 효과 및 핫캐리어 특성을 개선하고, 트랜지스터 특성조절을 용이하도록 하며, 트랜지스터 채널길이를 연장시켜 소자의 고집적화를 용이하게 한다.

Description

반도체소자 및 그 제조방법

제1도는 종래의 LDD구조의 MOSFET 제조방법을 도시한 공정순서도.

제2도는 본 발명에 의한 LDD구조의 MOSFET 단면구조도.

제3도는 본 발명의 일실시예에 의한 LDD구조의 MOSFET 제조방법을 도시한 공정순서도.

제4도는 본 발명의 다른 실시예에 의한 LDD구조의 MOSFET 제조방법을 도시한 공정순서도.

제5도는 본 발명의 또 다른 실시예에 의한 LDD구조의 MOSFET 제조방법을 도시한 공정순서도.

* 도면의 주요부분에 대한 부호의 설명

20 : 반도체기판 21 : n^-실리콘 단결정층

22 : 포토레지스트패턴 23 : 게이트산화막

24 : 게이트전극 25 : 게이트전극 상부절연막

26 : 측벽스페이서 27 : n⁺소오스 및 드레인

28 : 절연막 29 : 소오스 및 드레인전극

본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 고집적도를 요하는 서브마이크론(sub-micron)급 MOSFET(Metal Oxide Semiconductor Field Effect Transist-or)구조 및 이의 제조방법에 관한 것이다.

일반적으로 반도체장치의 집적회로는 그 제조에 있어서 고품위의 동작성능(high circuit performance)과 높은 집적도(high density)를 요구한다. 따라서 MOSFET의 경우에는 소자크기를 줄이기 위한 노력의 결과로 반도체 집적회로의 제조기술이 마이크론 단위 이하로 스케일다운(scale down)되었다.

반도체소자의 축소는 수평 영역(demension)의 축소와 아울러 그에 비례한 수직 영역의 축소가 이루어져야 여러 소자의 특성들과 균형을 이룰수 있다. 즉, 소자의 크기가 줄어 들어 소오스와 드레인 사이의 간격이 가까와지면 원치 않는 소자의 특성변화가 있게 되며, 그 대표적인 것이 단채널효과(short channel effect)이다. 이러한 단채널효과를 해결하려면 수평 스케일다운, 즉 게이트 길이의 축소와 아울러 수직적 스케일다운, 즉 게이트절연막의 두께 그리고 접합의 깊이(junction depth)등을 줄여야 하며, 또한 그에 따라 인가전원(applied voltage)을 낮추고, 반도체기판의 도핑농도를 높여 주고 특히, 채널영역의 불순물 이온들의 주입깊이에 대한 프로파일(dop-ing profile)을 제어하여야 한다. 그러나 반도체소자의 동작전원은 그 소자를 사용하는 전자제품에서 요구하는 전원값을 만족해야 하므로 반도체소자의 디멘젼은 스케일다운되고 있지만, 아직 회로에서 요구하는 동작전원에 대한 전기적 디멘젼은 줄어들지 않고 있다.

반도체장치의 MOS소자, 특히 MOS트랜지스터의 경우는 채널의 길이가 짧아짐에 따라 소오스 및 드레인 사이의 간격이 줄어들게 된다. 따라서 소오스에서 인가된 전자가 드레인접합의 채널방향의 가장자리(pinchoff)근처의 높은 전기장(high electric field)에 의하여 급속히 가속되어 발생하는 핫캐리어(hot carrier)에 취약한 구조를 가지게 되었다(참조: Chenming Huet al., hot-electron-induced MOSFET degradat-ion motal, monitor and improvement, IEEE transactions on electron devices, Vol. ED-32, No.2 (February 1985), pp. 375-385)

상기 인용한 논문에 의하면 핫캐리어의 불안정성은 짧은 채널의 길이와 높은 인가전압에 기인한 드레인접합 근처에서의 매우 높은 전기장이 원인이다. 이렇게 발생한 핫캐리어(전자)는 게이트절연막을 주입되어 다시 기판전류를 흐르게 된다. 따라서 줄어든 채널길이를 가지며 핫캐리어에 취약한 기존의 NMOS소자구조를 개선한 LDD(L-ightly Doped Drain)구조가 1978년에 제안되었다.

LDD구조의 특징은 측면 길이가 좁고, 자기정렬된 저농도로 도핑된 n형 영역(n^－영역)이 채널과 고농도로 도핑된 n형의 소오스 및 드레인영역(n⁺영역)사이에 위치한다. 이러한 n^－영역이 드레인 접합 근처에서 높은 전기장을 퍼지게(spread-out)하여 높은 인가접압에서도 소오스로부터 인가된 캐리어인 전자가 급격히 가속되지 않게 하는 것으로서, 핫캐리어에 의한 전류의 불안정성을 해결하는 것이다.

1M DRAM급 이상의 집적도를 갖는 반도체소자 제조기술이 연구되면서 LDD구조를 갖는 MOSEFT를 제조하는 다양한 기술들이 제안되었다. 그 중 게이트의 측면에 절연체로 측벽스페이스를 형성하는 방법을 이용한 LDD제조방법이 가장 전형적인 것이며 이 기술이 현재까지 대부분의 양산 기술로 사용되고 있다.

제1도는 종래기술에 의한 LDD구조를 갖는 MOSFET의 제조방법을 공정 순서에 따라 도시한 것이다.

먼저, 제1도(a)와 같이 통상적인 방법으로 실리콘기판(10)위에 활성영역(10a)과 격리영역(10b)을 형성한 후, 전면에 게이트절연막(12)을 형성하고, 그위에 폴리실리콘층(13')과 캡게이트산화막(14')을 차례로 형성한다.

이러서 제1도(b)와 같이 사진식각공정으로 상기 캡게이트산화막과 폴리 실리콘을 패터닝하여 캡게이트산화막(14)과 게이트(13)를 형성한다.

다음에 제1도(c)와 같이 n^－영역(101)을 형성하기 위하여 낮은 도우즈로 낮은 주입에너지에 의해 인(phosphorus)을 이온주입한다.

이어서 제1도(d)와 같이 측벽스페이스를 형성하기 위하여 화학기상 증착법(Chcmic-al Vapor Deposition;CVD)으로 실리콘산화막(15)을 기판 전면에 증작한다.

다음에 제1도(e)과 같이 반응성 이온식간(reactive ion etch)기술로 전면을 에치백하여 실리콘산화막(15) 일부를 게이트(13) 및 켑게이트산화막(14) 측면을 잔류시킨다. 이때 게이트로 보호되지 않는 게이트절연막(12)도 식각되어 실리콘기판의 표면이 노출된다. 따라서 실리콘산화막(15) 일부와 게이트절연막(12) 일부로 이루어진 측벽스페이스(15')가 게이트(13) 및 캡게이트산화막(14) 측면에 형성된다.

이어서 제1도(f)와 같이 접합의 깊이가 깊고 고농도로 도핑된(n^＋) 소오스 및 드레인을 형성하기 위하여 높은 도우즈로 n형 불순물을 이온주입하여 소오스 및 드레인(102)을 형성한다. 이때, 게이트 측벽스페이스(15')가 n^＋소오스 및 드레인을 형성하기 위한 고농도 이온주입시 장벽(barrier)역할을 하게 되므로 게이트 채널(C)과 n^＋소오스 및 드레인(102)사이에 이러한 고농도 도핑에 의한 영향을 받지 않는 n^-접합(101')을 형성할 수 있다. 그러나 상기와 같은 게이트 측벽스페이서를 이용한 LDD소자 제조방법에는 몇가지 문제가 있어 특히 고집적 고품위를 요하는 차세대 반도체소자 제조의 실용화기술로는 부적합하다.

즉, 게이트 측벽스페이서 형성을 위한 CVD방법에 의한 산화막 증착 및 에치백공정등의 제조공정이 추가되며, 측벽스페이서 형성을 위한 산화막의 식각시 활성영역의 실리콘기판 표면이 노출되어 오염될 수 있고, 또한 노출된 활성영격이 과도식각, 즉 실리콘기판이 손상되며 이 과도식각된 깊이가 실리콘기판의 위치 및 패턴의 집적도에 따라 서로 다른 양상의 심한 불균일성을 보이므로 반도체소자의 전기적 특성이 위치에 따라 불균일해지게 된다.

또한 기판의 식각으로 인하여 실제적인 소오스 및 드레인의 접합깊이가 깊게 되어 채널길이가 0.5μm이하의 MOSFET소자에서는 핫캐리어 특성을 만족시킬 수 없다.

한편, 기존의 플래너형(planar type)의 소오스/드레인접합의 트랜지스터에서, 소오스/드레인접합이 채널쪽으로 확산됨으로 인하여 구조상 마스트상의 게이트 채널길이는 실제적으로 MOSFET상에서 줄어들 수 밖에 없어 근본적으로 256M DRAM급 이상의 MOSFET구조로는 부적합하다.

즉, 소오스/드레인접합을 형성하기 위한 확산공정시 게이트의 하부쪽까지 확산됨으로 인하여 실제로 마스트상에서의 정의한 채널길이에 비해 소오스/드레인접합이 형성된 후의 채널길이는 더 작아지게 된다.

본 발명은 상술한 문제를 해결하기 위한 것으로, 256M DRAM급 이상에서 효과적으로 적용할 수 있는 MOSFET 및 이의 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 보너 발명의 반도체소자는 반도체기판과, 상기 반도체기판의 소정영역 상부에 소장간격 이격되어 각각 형성된 기판과 반대도전형의 저농도 실리콘 단결정층, 상기 저농도 실리콘 단결정층 사이의 기판 상부영역 및 상기 저농도 실리콘 단결정층 전면에 형성된 게이트 절연막, 상기 저농도 실리콘 단결정층 사이의 기판 상부영역 및 상기 저농도실리콘 단결정층 상부 소정영역에 걸쳐 형성되는 게이트전극, 상기 게이트 전극 양단의 상기 저농도 실리콘 단결정층 표면부위에 상기 게이트전극과 소정간격 이격되어 각각 형성된 고농도 소오스 및 드레인을 포함하여 이루어진다.

상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 반도체기판상에 기판과 반대도전형의 저농도 실리콘 단결정층을 에피택셜 성장시키는 단계와, 상기 저농도 실리콘 단결정층을 선택적으로 식각하여 트랜지스터 채널영역의 기판부위를 노출시키는 단계, 상기 저농도 실리콘 단결정층 및 노출된 기판 상부에 게이트절연막을 형성하는 단계, 상기 트랜지스터 채널영역을 포함한 상기 저농도 실리콘 단결정층 상부의 소정영역에 게이트전극을 형성하는 단계, 상기 게이트전극 측면에 측벽스페이서를 형성하는 단계, 기판과 반대도전형의 불순물을 고농도로 이온주입하여 상기 저농도 실리콘 단결정층 표면부위에 고농도의 소오스 및 드레인접합을 형성하는 단계, 기판 전면에 절연막을 형성하는 단계, 및 어닐링공정을 실시하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제2도에 본 발명에 의해 MOSFET 단면구조를 도시하였다.

본 발명의 MOSFET는 p형 반도체기판(20)상의 소정영역에 LDD영역이 되는 n^-실리콘 단결정층(21)이 소정간격 이격되어 각각 형성되고, 상기 n^-실리콘 단결정층(21) 사이의 기판 상부영역 및 n^-저농도 실리콘 단결정층 전면에 게이트 절연막을 형성되고, 상기 n^-실리콘 단결정층(21) 사이의 기판 상부영역 및 n^-실리콘 단결정층(21) 상부 소정영역에 걸쳐 상기 게이트절연막상에 게이트전극(24)이 형성되며, 상기 게이트전극 양단의 상기 n^-실리콘 단결정층(21) 표면부위에 상기 게이트전극과 소정간격 이격되어 각각 형성된 n⁺소오스 및 들인(27)이 형성된 구조로 되어 있다.

제3도를 참조하여 본 발명의 일실시예에 의한 MOSFET 제조방법을 설명하면 다음과 같다.

먼저, 제3도(a)에 도시된 바와 같이 p형 반도체기판(20)에 n^-LDD영역 형성을 인하여 인(phosphorus)이 도핑된 n^-실리콘 단결정층(21) 에피택셜(epitaxial) 성장시킨다. 이때, 인(P)의 농도는 ∼10¹⁸ions/cm², n^-실리콘 단결정층(21)의 두께는 ∼1000Å으로 한다. 이어서 상기 n^-실리콘 단결정층(21)상에 게이트 채널영역을 한정하는 포토레지스트패턴(22)을 형성한다. 이어서 제3도(b)에 도시된 바와 같이 상기 포토레지스트패턴(22)을 마스크로 하여 상기 n^-실리콘 단결정층(21)을 식각하여 채널영역의 기판을 노출시킨 후, 제3도(c)에 도시된 바와 같이 상기 포토레지스트패턴을 H₂SO₄/H₂O₂을 이용하여 제거한 다음, 850℃에서 H₂/O₂분위기에서 산화공정을 행하여 기판 전면에 100Å정도의 게이트산화막(23)을 형성한다.

다음에 제3도(d)에 도시된 바와 같이 기판 전면에 인(P)이 도핑된 n^＋폴리실리콘을 증착하고 그위에 절연막으로 CVD 산화막(25)을 형성한다.

이어서 제3도(e)에 도시된 바와 같이 상기 CVD산화막(25)과 n^＋폴리실리콘층을 사진식각공정을 통해 게이트전극 패턴으로 패터닝하여 게이트전극(24)과 게이트전극 상부절연막(25)을 형성한다. 이때, 게이트전극(24)은 채널영역 양단의 상기 n^-실리콘 단결정층(21)와 일정길이만큼 오버랩되어 형성되도록 한다.

다음에 제3도(f)에 도시된 바와 같이 기판 전면에 측벽스페이스 형성을 위해 절연막으로서, 예컨대 CVD산화막을 증착한 후, 이를 반응성 이온식각등의 방법으로 에치백하여 게이트전극(24) 및 게이트전극 상부산화막(25)의 측면을 측벽스페이서(26)를 형성한다. 이어서 n^＋소오스 및 드레인접합(27)을 형성하기 위하여 As를 5.0X10¹⁵ions/cm², 30KeV의 조건으로 이온주입한다.

이어서 제3도(g)에 도시된 바와 같이 기판 전면에 절연막(28)으로서, 예컨대 CVD산화막을 형성하고, 870℃정도의 온도에서 어닐링(annealing)공정을 실시한다. 이때, 상기 n^-실리콘 단결정층(21)의 불순물이 기판쪽으로 약간(slightly) 자동도핑(auto doping)되어 소오스 및 드레인의 접합이 형성되게 된다.

다음에 제3도(h)에 도시된 바와 같이 상기 절연막(28)으로서 CVD산화막을 선택적으로 제거하여 상기 형성된 n^＋소오스 및 드레인(27)을 노출시키는 콘택홀을 형성한 다음, 그위에 도전층을 형성하고 이를 소정패턴으로 패터닝하여 상기 콘택홀을 통해 n⁺소오스 및 드레인(27)과 각각 접속되는 소오스 및 드레인전극(29)을 형성함으로써 본 발명에 의한 LDD구조의 MOSFET제조를 완료한다.

다음에 제4도를 참조하여 본 발명의 다른 실시예에 의한 MOSFET 제조 방법을 설명한다.

먼저, 제4도(a)에 도시된 바와 같이 p형 반도체기판(20)상에 보론이 도핑된 p^-실리콘 단결정층(30)을 에피택셜 성장시키고 이어서 이위에 인(P)이 도핑된 n^-실리콘 단결정층(21)을 성장시킨다.

이어서 제4도(b)에 도시된 바와 같이 제2도의 실시예와 동일한 공정을 진행하여 LDD구조의 MOSFET를 제조한다.

상기 제3도의 실시예와 다른 점은 p^-실리콘 단결정층(30)을 p형 반도체기판(20)과 n^-실리콘 단결정층(21) 사이에 형성하여 트랜지스터 채널이 p^-실리콘 단결정층에 의해 연장되도록 한 것이다.

다음에 제5도를 참조하여 본 발명의 또다른 실시예에 의한 MOSFET 제조방법을 설명한다.

먼버, 제5도(a)에 도시된 바와 같이 p형 반도체기판(20)에 인(phosphorus)이 도핑된 n^-실리콘 단결정층(21)을 에피택셜 성장시킨 후, 제5도 (b)에 도시된 바와 같이 채널영역의 상기 n^-실리콘 단결정층(21)을 선택적으로 식각하고 이에 따라 노출되는 기판부위를 소정깊이로 식각한 다음, 상기 실시예의 공정과 동일한 공정을 진행하여 게이트산화막(23) 및 게이트전극(24)등을 형성하여 MOSFET를 제조한다. 이와 같이 기판을 일부 식각하여 게이트전극을 기판 표면아래로 리세스(recess)되도록 함으로써 트랜지스터의 채널길이를 연장시킨다.

이상 상술한 바와 같이 본 발명은 마스트상의 게이트 패턴이 100% 트랜지스터의 채널로 이용되므로 단채널효과 및 핫캐리어 특성이 현저히 개선된다.

또한 n^-LDD영역이 게이트전극에 충분히 오버랩되어 형성되므로 일정전압 이상에서 발생하는 급격한 핫캐리어 저하(degradation)현상이 개선되며, 도핑농도의 균일성(uniformity) 및 제어특성이 좋은 실리콘 단결정층을 소오스 및 드레인접합으로 이용하므로 트랜지스터의 특성조절이 용이하다.

그리고 소오스 및 드레인과 기판사이의 접합이 플래너 접합을 형성하므로 기존의 굴곡부가 있는 접합에 비하여 접합의 브레이크다운 전압이 크게 향상된다.

또한, n^-실리콘 단결정층과 기판상에 p^-실리콘 단결정층을 추가함으로써 트랜지스터의 채널길이를 연장시킬 수 있어 소자의 고집적화가 용이하며, 기판을 과도식각하여 게이트전극을 리세스되도록 형성함으로써 역시 채널 길이를 연장시켜 고집적화가 유리한 소자구조를 얻을 수 있다.

Claims (13)

1. 반도체기판과; 상기 반도체기판의 소정영역 상부에 소정간격 이격되어 각각 형성된 기판과 반대도전형의 저농도 실리콘 단결정층; 상기 저농도 실리콘 단결정층 사이의 기판 상부영역 및 상기 저농도 실리콘 단결정층 전면에 형성된 게이트 절연막; 상기 저농도 실리콘 단결정층 사이의 기판 상부영역 및 상기 저농도 실리콘 단결정층 상부 소정영역에 걸쳐 형성되는 게이트전극; 상기 게이트전극 양단의 상기 저농도 실리콘 단결정층 표면부위에 상기 게이트전극과 소정간격 이격되어 각각 형성된 고농도 소오스 및 드레인을 포함하여 이루어진 것을 특징으로 하는 반도체소자.
2. 제1항에 있어서, 상기 저농도 실리콘 단결정층이 LDD영역을 이루는 것을 특징으로 하는 반도체소자.
3. 제1항에 있어서, 상기 저농도 실리콘 단결정층과 상기 게이트전극이 일정거리 오버랩되어 형성된 것을 특징으로 하는 반도체소자.
4. 제1항에 있어서, 상기 반도체기판과 상기 저농도 실리콘 단결정층 사이에 기판과 동일 도전형의 저농도 실리콘 단결정층을 더 포함하는 것을 특징으로 하는 반도체소자.
5. 제1항에 있어서, 상기 저농도 실리콘 단결정층 사이의 기판 영역이 다른 기판영역보다 그 표면이 낮은 것을 특징으로 하는 반도체소자.
6. 반도체기판상에 기판과 반대도전형의 저농도 실리콘 단결정층을 에피택셜 성장시키는 단계와, 상기 저농도 실리콘 단결정층을 선택적으로 식각하여 트랜지스터 채널영역의 기판부위를 노출시키는 단계, 상기 저농도 실리콘 단결정층 및 노출된 기판 상부에 게이트절연막을 형성하는 단계, 상기 트랜지스터 채널영역을 포함한 상기 저농도 실리콘 단결정층 상부의 소정영역에 게이트전극을 형성하는 단계, 상기 게이트전극 측면에 측벽스페이서를 형성하는 단계, 기판과 반대도전형의 불순물을 고농도로 이온주입하여 상기 저농도 실리콘 단결정층 표면부위에 고농도의 소오스 및 드레인접합을 형성하는 단계, 기판 전면에 절연막을 형성하는 단계, 및 어닐링공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
7. 제6항에 있어서, 상기 저농도 실리콘 단결정층은 인(P)이 도핑된 실리콘 단결정층임을 특징으로 하는 반도체소자의 제조방법.
8. 제6항에 있어서, 상기 반도체기판상에 저농도 실리콘 단결정층을 에피택셜 성장시키는 단계전에 반도체기판상에 기판과 동일 도전형의 저농도 실리콘 단결정층을 에피택셜 성장시키는 단계가 더 포함되는 것을 특징으로 하는 반도체소자의 제조방법.
9. 제8항에 있어서, 상기 기판과 동일 도전형의 저농도 실리콘 단결정층은 보론(boron)이 도핑된 실리콘 단결정층임을 특징으로 하는 반도체소자의 제조방법.
10. 제6항에 있어서, 상기 저농도 실리콘 단결정층을 선택적으로 식각하여 트랜지스터 채널영역의 기판부위를 노출시키는 단계후에 노출된 기판부위를 소정깊이로 식각하는 단계가 더 포함되는 것을 특징으로 하는 반도체소자의 제조방법.
11. 제6항에 있어서, 상기 게이트전극이 채널영역 양단의 상기 저농도 실리콘 단결정층과 일정길이 오버랩되어 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
12. 제6항에 있어서, 상기 어닐링공정에 의해 상기 저농도 실리콘 단결정층의 불순물이 기판쪽으로 자동도핑되어 소오스 및 드레인접합이 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
13. 제6항에 있어서, 상기 어닐링공정후에 상기 절연막을 선택적으로 제거하여 상기 소오스 및 드레인을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택혹 상부에 상기 콘택홀을 통해 상기 소오스 및 드레인과 각각 접속되는 소오스 및 드레인전극을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체소자의 제조방법.