JPH0330336A - Ldd構造を備えた半導体装置の製造方法 - Google Patents
Ldd構造を備えた半導体装置の製造方法Info
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- JPH0330336A JPH0330336A JP16499289A JP16499289A JPH0330336A JP H0330336 A JPH0330336 A JP H0330336A JP 16499289 A JP16499289 A JP 16499289A JP 16499289 A JP16499289 A JP 16499289A JP H0330336 A JPH0330336 A JP H0330336A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高濃度ドレイン−ソース領域とチャネル端部
の低濃度ドレイン−ソース領域とからなるLDD構造を
備えた半導体装置の製造方法に関する。
の低濃度ドレイン−ソース領域とからなるLDD構造を
備えた半導体装置の製造方法に関する。
絶縁ゲート電界効果型トランジスタの微細化に伴い、チ
ャネル長が1μm程度に達すると、ゲート電極下のドレ
イン−ソース近傍において、電界及び電流の集中が起こ
り、電子と半導体結晶格子との衝突によるキャリアの生
成、インパクトイオン化が生じ、ドレインリーク電流の
増大を措くという、ホットエレクトロンによるドレイン
耐圧の低下が問題となる。
ャネル長が1μm程度に達すると、ゲート電極下のドレ
イン−ソース近傍において、電界及び電流の集中が起こ
り、電子と半導体結晶格子との衝突によるキャリアの生
成、インパクトイオン化が生じ、ドレインリーク電流の
増大を措くという、ホットエレクトロンによるドレイン
耐圧の低下が問題となる。
このホットエレクトロンによる特性劣化を防止する目的
で、第2図に示すように、ドレイン−ソース領域が高濃
度ドレイン−ソース領116とチャネル端部の低濃度ド
レイン−ソース領域7とから構成されたL D D(l
ightly doped、 drain−sourc
e)構造を備え、電界集中を暖和させる絶縁ゲート電界
効果型トランジスタが実現されている。このトランジス
タの製造方法は、半導体基板1上のゲート絶縁膜3を介
してゲート電極4を形成し、このゲート電極4をマスク
としてセルファラインで低濃度の第1のイオン注入を行
い、次に、減圧CVD法によりCVD酸化膜を被着した
後リアクティブイオンエツチング(RI E)によりゲ
ート電極4の側壁部のみにCVD酸化膜をサイドウオー
ル部5として隣接させて残し、しかる後、このサイドウ
オール部5とゲート電極4をマスクとして高濃度の第2
のイオン注入を行い、高濃度のドレイン−ソース領域6
及び低濃度のドレイン−ソース領域7を形成するもので
ある。かかる方法により、ゲート電極4下のチャネル端
部には電界集中によるインパクトイオン化を防止する低
a度のドレイン−ソース領域7を備えたLDD構造が得
られる。
で、第2図に示すように、ドレイン−ソース領域が高濃
度ドレイン−ソース領116とチャネル端部の低濃度ド
レイン−ソース領域7とから構成されたL D D(l
ightly doped、 drain−sourc
e)構造を備え、電界集中を暖和させる絶縁ゲート電界
効果型トランジスタが実現されている。このトランジス
タの製造方法は、半導体基板1上のゲート絶縁膜3を介
してゲート電極4を形成し、このゲート電極4をマスク
としてセルファラインで低濃度の第1のイオン注入を行
い、次に、減圧CVD法によりCVD酸化膜を被着した
後リアクティブイオンエツチング(RI E)によりゲ
ート電極4の側壁部のみにCVD酸化膜をサイドウオー
ル部5として隣接させて残し、しかる後、このサイドウ
オール部5とゲート電極4をマスクとして高濃度の第2
のイオン注入を行い、高濃度のドレイン−ソース領域6
及び低濃度のドレイン−ソース領域7を形成するもので
ある。かかる方法により、ゲート電極4下のチャネル端
部には電界集中によるインパクトイオン化を防止する低
a度のドレイン−ソース領域7を備えたLDD構造が得
られる。
なお、第2図示の2はフィールド酸化膜である。
〔発明が解決しようとする課題〕
しかしながら、上記の製造方法にあっては、ゲート電極
4の側lil!at<にサイドウオール5を密着させる
ために、CVD酸化膜の全面被着工程とRIEによるエ
ツチング工程を伴うが、CVD酸化膜の被着工程による
と、ゲート電極4の側壁部にCVD酸化膜が密着しに<
<、劣化し易い。またRIEによるエツチング工程によ
れば、エツチングレートが異常に速くなるなど定定した
サイドウオール5の形成が困難である。いずれの工程も
制御性に難点があり、サイドウオール5の形成の再現性
が悪く、歩留り低下の原因となっていた。
4の側lil!at<にサイドウオール5を密着させる
ために、CVD酸化膜の全面被着工程とRIEによるエ
ツチング工程を伴うが、CVD酸化膜の被着工程による
と、ゲート電極4の側壁部にCVD酸化膜が密着しに<
<、劣化し易い。またRIEによるエツチング工程によ
れば、エツチングレートが異常に速くなるなど定定した
サイドウオール5の形成が困難である。いずれの工程も
制御性に難点があり、サイドウオール5の形成の再現性
が悪く、歩留り低下の原因となっていた。
そこで、本発明の課題は、ゲート電極の側壁部にサイド
ウオールを密着させるのではなく、ゲート電極の側壁部
を酸化させてゲート電極幅を後退させることにより、C
VD酸化膜被着工程及びリアクティブイオンエツチング
(RI E)工程を排除し、再現性の良く歩留りの高い
LDD構造を備えた半導体装置の製造方法を提供するこ
とにある。
ウオールを密着させるのではなく、ゲート電極の側壁部
を酸化させてゲート電極幅を後退させることにより、C
VD酸化膜被着工程及びリアクティブイオンエツチング
(RI E)工程を排除し、再現性の良く歩留りの高い
LDD構造を備えた半導体装置の製造方法を提供するこ
とにある。
上記課題を解決するために、本発明の講じた手段は、ま
ず、半導体基板上の絶縁膜を介してゲート電極を形成し
、そのゲート電極上に非酸化性被覆層を形成した後、そ
の非酸化性被覆層及びゲート電極をマスクとしてセルフ
ァラインで第1のイオン注入により高濃度ドレイン−ソ
ース領域を形成しておく。次いで、ゲート電極のうち上
記非酸化性被覆層に被われない側壁部を酸化した後、該
非酸化性被覆層及び酸化された上記側壁部を除去し、し
かる後、残された上記ゲート電極をマスクとしてセルフ
ァラインで第2のイオン注入に、より低濃度ドレイン−
ソース領域を形成するものである。
ず、半導体基板上の絶縁膜を介してゲート電極を形成し
、そのゲート電極上に非酸化性被覆層を形成した後、そ
の非酸化性被覆層及びゲート電極をマスクとしてセルフ
ァラインで第1のイオン注入により高濃度ドレイン−ソ
ース領域を形成しておく。次いで、ゲート電極のうち上
記非酸化性被覆層に被われない側壁部を酸化した後、該
非酸化性被覆層及び酸化された上記側壁部を除去し、し
かる後、残された上記ゲート電極をマスクとしてセルフ
ァラインで第2のイオン注入に、より低濃度ドレイン−
ソース領域を形成するものである。
かかる方法によれば、ゲートチャネル端の低濃度ドレイ
ン−ソース領域の幅をゲート電極側端部の酸化膜の幅で
制御することができるため、従来のRIEでCVD膜か
らサイドウオールを形成する場合に比して、簡単かつ高
精度にLDD構造を逼ることができる。また最終的には
CVD膜のサイドウオールが残らない構造が得られるた
め、ゲートチャネル端のCVD膜ストレスによるリーク
電流の発生といった危険性もなくなる。
ン−ソース領域の幅をゲート電極側端部の酸化膜の幅で
制御することができるため、従来のRIEでCVD膜か
らサイドウオールを形成する場合に比して、簡単かつ高
精度にLDD構造を逼ることができる。また最終的には
CVD膜のサイドウオールが残らない構造が得られるた
め、ゲートチャネル端のCVD膜ストレスによるリーク
電流の発生といった危険性もなくなる。
次に、本発明の実施例を添付図面に基づいて説明する。
第1図(a)乃至(e)は、本発明の一実施例における
各プロセスを説明するための半導体置市の縦断面図であ
る。
各プロセスを説明するための半導体置市の縦断面図であ
る。
まず、従来技術と同様のプロセスにより、第1図(a)
に示す如く、半導体基板1上に選択的に酸化膜を成長さ
せ、素子領域とフィールド酸化[2領域とに分け、次に
、例えば900℃ドライ酸素雰囲気で厚さ250人程0
のゲート絶Ii膜3を成長させる。次に、減圧CVD法
により厚さ4500人程度0ポリシリコン層を全面被着
し、PO(J、蒸気を導入した拡散炉内でボリンリコン
層全面に不純物をドーピングして良導電性にする。そし
て、非酸化性物質としてのンリコン窒化膜を減圧CV
D ?、&により全面に被着し、フォトリングラフィ技
術を用いて選択的にゲート電極13及び非酸化性被覆層
14を素子領域上に形成する。
に示す如く、半導体基板1上に選択的に酸化膜を成長さ
せ、素子領域とフィールド酸化[2領域とに分け、次に
、例えば900℃ドライ酸素雰囲気で厚さ250人程0
のゲート絶Ii膜3を成長させる。次に、減圧CVD法
により厚さ4500人程度0ポリシリコン層を全面被着
し、PO(J、蒸気を導入した拡散炉内でボリンリコン
層全面に不純物をドーピングして良導電性にする。そし
て、非酸化性物質としてのンリコン窒化膜を減圧CV
D ?、&により全面に被着し、フォトリングラフィ技
術を用いて選択的にゲート電極13及び非酸化性被覆層
14を素子領域上に形成する。
次に、第1図(b)に示すように、非酸化性被覆層14
及びゲート電極13をマスクとして、第1のイオン注入
として^Sイオンを5 xlQ1S/cm2程度セルフ
ァラインで導入し、高濃度ドレイン−ソース領域16を
形成する。
及びゲート電極13をマスクとして、第1のイオン注入
として^Sイオンを5 xlQ1S/cm2程度セルフ
ァラインで導入し、高濃度ドレイン−ソース領域16を
形成する。
次に、約1000℃のドライ酸素雰囲気にて酸化処理す
ることにより、第1図(C)に示す如く、ゲート電極の
側壁部分を酸化して側壁酸化膜13bを形成する。これ
により、ゲート電極の幅は側壁酸化膜13bの分だけ後
退し、非酸化領域としてのゲート電極13aが実質的な
ゲートとして機能する。この側壁酸化膜13bの幅はチ
ャネル端部を高濃度ドレイン−ソース領域16からずら
す長さに対応している。
ることにより、第1図(C)に示す如く、ゲート電極の
側壁部分を酸化して側壁酸化膜13bを形成する。これ
により、ゲート電極の幅は側壁酸化膜13bの分だけ後
退し、非酸化領域としてのゲート電極13aが実質的な
ゲートとして機能する。この側壁酸化膜13bの幅はチ
ャネル端部を高濃度ドレイン−ソース領域16からずら
す長さに対応している。
次に、第1図(d)に示す如< 、(CF4 +02)
ガスによるプラズマエツチング法により、非酸化性
被覆膜14を除去した後、希フッ酸溶液又はフッ酸バッ
ファ液、フッ酸蒸気エツチングなどの技術により、側壁
部酸化膜13bを除去する。この際、留意すべき点は、
ゲート電極13a下のゲート絶縁膜3までオーバエツチ
ングしないことである。
ガスによるプラズマエツチング法により、非酸化性
被覆膜14を除去した後、希フッ酸溶液又はフッ酸バッ
ファ液、フッ酸蒸気エツチングなどの技術により、側壁
部酸化膜13bを除去する。この際、留意すべき点は、
ゲート電極13a下のゲート絶縁膜3までオーバエツチ
ングしないことである。
次に、露出したゲート電極13aをマスクとしてP゛イ
オン1013〜IQ+47C,,2程度セルファライン
で導入し、第1図(e)に示す如く、チャネル端部に低
濃度ドレイン−ソース領域17を形成する。低濃度ドレ
イン−ソース領域17はゲート電極13a直下のチャネ
ル端部と高濃度ドレイン−ソース領域16の端部との間
に形成される。
オン1013〜IQ+47C,,2程度セルファライン
で導入し、第1図(e)に示す如く、チャネル端部に低
濃度ドレイン−ソース領域17を形成する。低濃度ドレ
イン−ソース領域17はゲート電極13a直下のチャネ
ル端部と高濃度ドレイン−ソース領域16の端部との間
に形成される。
このような製造方法によれば、従来方法の如く、CVD
酸化膜をR1−Eによる異方性エツチングでサイドウオ
ールを形成するものでなく、第1のイオン注入後ゲート
電極l′3の側壁部を熱酸化させた後こ=れを除去し、
第2のイオン注入を行うものであるか゛ら、微細なLD
D構造を再現性良く実現することができる。低濃度ドレ
イン−ソース領域16の幅は側壁部酸化膜13bの幅で
一意的に決定され、この幅はゲート電極の酸化工程の制
御のみに古布されるだけであるから、簡単かつ高精度に
LDD構造を得ることができ、歩留りの向上が図れる。
酸化膜をR1−Eによる異方性エツチングでサイドウオ
ールを形成するものでなく、第1のイオン注入後ゲート
電極l′3の側壁部を熱酸化させた後こ=れを除去し、
第2のイオン注入を行うものであるか゛ら、微細なLD
D構造を再現性良く実現することができる。低濃度ドレ
イン−ソース領域16の幅は側壁部酸化膜13bの幅で
一意的に決定され、この幅はゲート電極の酸化工程の制
御のみに古布されるだけであるから、簡単かつ高精度に
LDD構造を得ることができ、歩留りの向上が図れる。
更に、LDD構造の作成後は従来方法のようなサイドウ
オール部の残存という問題もなく、応力集中によるゲー
) IJ−り電流の発生も防止できる。
オール部の残存という問題もなく、応力集中によるゲー
) IJ−り電流の発生も防止できる。
以上説明したように、本発明に係るLDD構造を備えた
半導体装置の製造方法は、ゲート電極上に非酸化性被覆
層を被着させた後節1のイオン注入を行い、次いでゲー
ト電極の側壁部を酸化させた後これを除去し、しかる後
節2のイオン注入を行う点に特徴を有するものであるか
ら、次の効果を奏する。
半導体装置の製造方法は、ゲート電極上に非酸化性被覆
層を被着させた後節1のイオン注入を行い、次いでゲー
ト電極の側壁部を酸化させた後これを除去し、しかる後
節2のイオン注入を行う点に特徴を有するものであるか
ら、次の効果を奏する。
■CVD膜の異方性エツチングにより、クリティカルな
プロセス技術でサイドウオールを形成する必要がなく、
ゲート電極の横方向酸化によって側壁部酸化膜を低濃度
ドレイン−ソース領域の幅寸法設定用に予め形成してか
ら、これを精度良く除去した後、第2のイオン注入を行
い低濃度ドレイン−ソース領域を形成するものであるか
ら、再現性の良い定定したプロセスを用いて低濃度ドレ
イン−ソース領域を得ることができ、微細なLDD構造
を再現性良く実現でき、歩留りの向上が図れる。
プロセス技術でサイドウオールを形成する必要がなく、
ゲート電極の横方向酸化によって側壁部酸化膜を低濃度
ドレイン−ソース領域の幅寸法設定用に予め形成してか
ら、これを精度良く除去した後、第2のイオン注入を行
い低濃度ドレイン−ソース領域を形成するものであるか
ら、再現性の良い定定したプロセスを用いて低濃度ドレ
イン−ソース領域を得ることができ、微細なLDD構造
を再現性良く実現でき、歩留りの向上が図れる。
■また、従来方法によれば、LDD構造の作成後サイド
ウオールが残存してしまい、応力集中によるゲートリー
ク電流の発生が伴うが、本発明によれば側壁部酸化膜の
除去後に第2のイオン注入を行うものであるから、側壁
部酸化膜の残存がなく、ゲートリーク電流の発生を防止
できる。
ウオールが残存してしまい、応力集中によるゲートリー
ク電流の発生が伴うが、本発明によれば側壁部酸化膜の
除去後に第2のイオン注入を行うものであるから、側壁
部酸化膜の残存がなく、ゲートリーク電流の発生を防止
できる。
第1図(a)乃至(e)は、本発明の一実施例における
各プロセスを説明するための半導体構造の縦断面図であ
る。 第2図は、従来のLDD構造を備えた絶縁ゲート電界効
果型トランジスタの構造を示す縦断面図である。 1 半導体基板、2 フィールド酸化膜、3ゲート絶縁
膜、13 ゲート電極、13a 非酸化領域のゲー
ト電極、13b 側壁部酸化膜、14 非酸化性被
覆層、16 高濃度ドレイン−ソース領域、第 1 Σ 第 図 第 区
各プロセスを説明するための半導体構造の縦断面図であ
る。 第2図は、従来のLDD構造を備えた絶縁ゲート電界効
果型トランジスタの構造を示す縦断面図である。 1 半導体基板、2 フィールド酸化膜、3ゲート絶縁
膜、13 ゲート電極、13a 非酸化領域のゲー
ト電極、13b 側壁部酸化膜、14 非酸化性被
覆層、16 高濃度ドレイン−ソース領域、第 1 Σ 第 図 第 区
Claims (1)
- 1)高濃度ドレイン−ソース領域とチャネル端部の低濃
度ドレイン−ソース領域とからなるLDD構造を備えた
半導体装置の製造方法において、半導体基板上の絶縁膜
を介してゲート電極を形成し、そのゲート電極上に非酸
化性被覆層を形成した後、その非酸化性被覆層及び該ゲ
ート電極をマスクとしてセルフアラインで第1のイオン
注入により高濃度ドレイン−ソース領域を形成し、次い
で該ゲート電極のうち該非酸化性被覆層に被われない側
壁部を酸化した後、該非酸化性被覆層及び酸化された該
側壁部を除去し、しかる後、残された該ゲート電極をマ
スクとしてセルフアラインで第2のイオン注入により低
濃度ドレイン−ソース領域を形成することを特徴とする
LDD構造を備えた半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16499289A JPH0330336A (ja) | 1989-06-27 | 1989-06-27 | Ldd構造を備えた半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16499289A JPH0330336A (ja) | 1989-06-27 | 1989-06-27 | Ldd構造を備えた半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0330336A true JPH0330336A (ja) | 1991-02-08 |
Family
ID=15803783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16499289A Pending JPH0330336A (ja) | 1989-06-27 | 1989-06-27 | Ldd構造を備えた半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0330336A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0864818A (ja) * | 1994-02-01 | 1996-03-08 | Lg Semicon Co Ltd | 半導体素子の製造方法 |
KR20010114197A (ko) * | 2001-12-04 | 2001-12-29 | 공병석 | 안경에 선글라스의 착탈구조 |
JP2007520879A (ja) * | 2004-01-14 | 2007-07-26 | 東京エレクトロン株式会社 | ゲート電極をトリミングする方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPS62295463A (ja) * | 1986-06-16 | 1987-12-22 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
JPH01122162A (ja) * | 1987-11-05 | 1989-05-15 | Fuji Electric Co Ltd | Mis型半導体装置の製造方法 |
-
1989
- 1989-06-27 JP JP16499289A patent/JPH0330336A/ja active Pending
Patent Citations (2)
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