KR0123055B1 - 반도체 집적회로의 테스트회로 - Google Patents

Abstract

단일 칩내에 형성된 디지탈 신호처리부, 기억장치부, A/D 및 D/A 변환기 및 다수의 논리회로부를 서로 연결하는 데이타 버스와, 버스의 데이타 흐름을 제어하는 스위칭 수단과, 스위칭 수단을 선택 제어하도록 외부의 선택신호를 디코딩하는 디코더부와, 상기 단일 칩내의 모듈별 데스트를 위해 상기 디코딩부의 출력을 스위칭 수단에 연결하는 선택신호연결부로 구성된 것을 특징으로 하는 반도체 집적회로의 테스트회로.

Description

반도체 집적회로의 테스트회로

제1도는 본 발명의 테스트회로가 테스트될 IC장치내에 구성된 것을 보인 블록도.

제2도는 본 발명의 테스트 회로가 갖는 스위칭 콘트롤로직의 구성도.

제3도 내지 제6도는 IC장치내 각 블록별로 테스트하는 것을 나타낸 블록설명도이다.

본 발명은 반도체 집적회로(IC)장치의 테스트회로에 관한 것으로 특히 단일칩 내에 혼재된 디지탈 처리블록 및 아날로그 신호처리블록들의 데스트처리에 적합한 테스트 회로에 관한 것이다.

최근의 대규모 IC 칩은 단일 기능의 칩 구현보다 다기능이 일체 혼합된 원칩 모듈의 형성이 일반화되고 있고, 따라서 구현된 칩내의 각 모듈기능테스트에 대한 모색이 강구되고 있다. 분리된 모듈단위를 결선하여 시스템을 구축할때는 모듈별로 테스트하여 이상이 없는 것을 선택 사용할 수 있겠으나 여러 모듈 특히 아날로그 신호 처리 블록과 디지탈 신호 처리블록들이 하나의 칩내에 혼재되어 시스템을 구축하는 경우에는 그 테스트도 용이하지 않다.

디지탈신호 처리 블록, 각종의 기억장치, 아날로그-디지탈(A/D)변환기, 디지탈-아날로그(D/A) 변환기 등등이 포함된 혼합형 모드 원 칩에서 칩 구현상 아날로그 블록과 디지탈 블록을 서로 분리하여 실현하지 않고 또한 디지탈 블록에서도 모듈별로 테스트하고 있지 않기 때문에 이러한 혼합형 모드 칩을 테스트 하려면 칩 외부에 별도의 ADC와 DAC를 연결하여 간접적 테스트를 행하거나 또는 웨이퍼 가공후에 테스트 노드를 프로빙하여 테스트하거나 실장 테스트를 하게 된다.

따라서 이러한 류의 원 칩 시스템에 있어서는 최종의 패키지를 테스트하기 위한 테스트 벡터 생성이 어렵고 그러므로 테스트가 용이하지 않아 오기능 동작의 칩구별 능력이 떨어져 제품의 신뢰성이 떨어지는 문제가 발생한다.

본 발명은 보다 근본적으로 상기 문제를 해결하도록 하는 것으로, 그 목적은 상기 혼재형 모드 원 칩 시스템에서 기능 테스트를 용이하게 하고 제품의 기능적 불량을 정확하게 찾기 위해서 실시하기 위해서 테스트 벡터를 생성하여 불량칩 구분 능력을 향상시켜 제품의 신뢰도를 배가하는 테스트 회로를 제공하는 것이다.

본 발명 목적에 따른 반도체 집접회로의 테스트 회로는 단일 칩내에 형성된 디지탈 신호처리부, 기억장치부, A/D 및 D/A 변환기 및 다수의 논리회로부를 서로 연결하는 데이타 버스와, 버스의 데이타 흐름을 제어하는 스위칭 수단과, 스위칭 수단을 선택 제어하도록 외부의 선택신호를 디코딩하는 디코더부와, 상기 단일 칩내의 모듈별 테스트를 위해 상기 디코딩부의 출력을 스위칭 수단에 연결하는 선택신호연결부로 구성된 것을 특징으로 한다.

이하 본 발명에 대해 첨부된 도면을 참조하여 상세히 설명한다.

제1도는 본 발명의 원리를 설명하기 위해 다수의 서로 다른 기능을 갖는 모듈이 혼재된 원 칩 시스템의 내부 블록들을 도시한 것이며 각 블록은 흔히 쓰이는 블록의 예이며 블록들간 본 발명의 테스트 회로의 구성이 포함되어 있는 것을 도시한 것이다.

원 칩 시스템(1)의 구성은 DSP 코아 즉, 디지탈 신호 처리부(2), 기억장치부(3), A/D 변환기(4), D/A 변환기(5)의 기능 모듈과 모듈간 제어를 위한 제어 로직 블록(6) 또는 여기 도시는 없으나, 시스템구성에 필요한 다수의 논리회로부로 일반적으로 구성되며 외부와의 신호 통신은 A/D 변환기와 D/A 변환기를 이용하며 제어블록(6)은 또한 외부로부터 제어신호를 받거나 또는 출력할 수 있다.

각 모듈은 데이타 버스로 서로 연결되고, 이 버스는 시스템내부의 모듈간 연결하는 내부연결버스와 시스템외부와 연결하는 외부버스로 구성되고 본 발명에 따라서 내부연결버스에 외부에서 인가되는 테스트 신호를 인가하기 위하여 내부버스와 외부버스를 연결하는 테스트용버스가 본 회로에 포함되고 있다.

이러한 하나의 목적하는 바 시스템 구성을 위해 상기 요소가 구현되는데, 이에 더하여 본 발명에서 제공하는 다음의 요소들이 상기 칩내에 포함된다.

테스트를 위해서 본 발명에서는 혼재형 모드 원 칩 시스템에 테스트 모드선택신호(SEL0, SEL1)를 받는 단자를 구비시켜 두고 이에 인가되는 선택신호를 사용하여, 모듈간 신호 통로는 버스간에 구비된 스위칭요소들(S1-S7)을 스위칭 제어하여 아날로그 블록과 디지탈 블록으로 분리하고 이어서 분리된 디지탈 블럭에서는 모듈별로 분리시켜 각 블록 별로 테스트하도록 한다. 이러한 동작을 위해서 스위칭요소들의 스위칭은 선택신호를 받는 스위칭 콘트롤 로직(7)에 의한 제어신호에 의해 상기 동작이 수행된다.

즉 본 발명에서는 버스간 선택적으로 연결된 스위칭 수단을 선택스위칭하는 제어신호를 생성하는 선택신호 생성부를 통해 테스팅하도록 하고 있다. 선택신호 생성부는 다음에 기술되는 바와 같이 스위칭 콘트롤 로직과 이 로직관 스위칭 수단, 버스를 연결하는 선택신호 연결부를 갖는다.

본 실시예에서 테스트 모드 선택신호 (SEL0, SEL1)는 2개이므로 모두 4가지 선택이 가능하고 일예로서(SEL1, SEL0)이 (0,0)일때는 논리회로의 테스트, (0,1)일때는 디지탈신호 처리부(2)의 테스트, (1,0)일때는 A/D 변환기, D/A 변환기 블록의 테스트, (1,1)일때는 정상 동작상태모드이다.

상기한 스위칭 콘트롤 로직(7)은 제2도에서 보듯이, 디코더회로와 유사하게 구성되고, 선택신호(SEL1, SEL1) 및 이의 반전신호를 각각 받는 NAND게이트(N1-N4)와 그 출력을 반전시키는 인버터(IN1-IN4)로 구성되고, 인버터의 각 출력을 선택신호의 조건에 따라 그 중 하나에 출력이 나타난다.

이러한 선택신호를 디코딩하는 디코더 부는 상기 언급한 스위칭 콘트롤 로직(7)에 대응하며 디코더부와 스위칭 수단간의 연결은 제2도에서 보듯이 선택신호 연결부(11)에 의해 서로 연결되며 상기 선택신호 연결부는 상기 디코딩 신호(71~74)를 사용하여 시스템내의 각 모듈을 선택하기 위한 것으로 도전라인과 다수의 논리소자를 포함한다.

먼저 테스트 모드 선택신호(SEL1), (SEL0)가 (0,0)일때는 제3도와 같이 스위칭요소로서 S2, S5, S7을 온 시키게 된다. 제2스위치의 온상태는 스위칭 콘트롤 로직(7)의 제2스위칭 신호(72)가 현재 로우 레벨이므로 선택신호 연결부에 포함되는 제1인버터(8)의 출력이 하이가 되어 온상태가 되고 따라서 디지탈 신호처리부(2)와 기억장치부(3)는 신호버스(SB1), (SB2)에 의해서 서로 데이타를 입출력할 수 있다. 그리고 상기 제2스위칭 신호(72)는 제2인버터(9)를 거쳐 제5스위치(S5)를 온시키므로 콘트롤 로직(6)과 쓰기모드(write mode)로 된 제2양방향버스(B2)를 통해 외부와 연락한다. 그리고 콘트롤 로직(6)은 상기 제1인버터(8)의 출력을 받는 제7스위치(S7)의 온상태에 의해서 외부로 버스(SB7)를 통해 데이타를 출력하고 버스(SB4)를 통해서는 테스트 신호를 받는다. 그리고 제1스위칭 신호(71)에 의해서 읽기모드(read mode)로 된 제1의 양방향 버스(B1)를 통해서도 버스(SB8)를 통해 외부와 연락된다.

그리고 내부적으로는 버스(SB3)를 통해 디지탈 신호처리부(2)와 연락한다.

따라서 A/D 변환기, D/A 변환기를 제외한 나머지 블록을 테스트 하게 되는데 기억장치부(3)의 데이타와 디코더 부분, 기억장치와 디지탈 신호처리부의 인터페이스 기능 테스트, 디지탈 신호처리부와 콘트롤 로직의 인터페이스 기능 테스트, 콘트롤 로직의 기능 테스트가 가능해진다.

그리고 테스트 모드 선택신호(SEL1), (SEL0)가 (0,1)일때는 제2스위칭신호(72)를 하이레벨로 출력하여 제4도와 같이 스위칭요소로서 S1, S3, S5, S6를 온시키게 된다. 제1스위칭의 온상태는 스위칭 콘트롤 로직(7)의 제2스위칭 신호(72)가 현재 하 이 레벨이므로 온상태가 되고 따라서 디지탈신호처리부(2)는 외부에서 입력되는 테스트 신호를 신호버스(SB10)에 의해서 입력할 수 있다. 그리고 상기 제2스위칭 신호(72)는 제3스위칭(S3)을 온시키므로 디지탈 신호처리부(2)와 쓰기모드의 제1양방향버스(B1)와 연락한다. 그리고 상기 제2스위칭 신호(72)는 제6스위치(S6)를 온상태에 놓이게 하므로 버스(SB7)를 통해 외부와 디지탈 신호처리부(2)와 연결하도록 한다.

따라서, 디지탈신호처리부를 테스트하므로서 디지탈신호처리부 내부의 내부 RAM, RAM 포인터, 멀티플라이어, ALU, 명령어 디코더 로직부분, 내부 레지스터들 간의 데이타 전송기능검사, 연산논리기능, RAM 데이타 읽기/쓰기 기능, 곱하기 연산기능들이 외부핀을 이용하여 프로그램 데이타 버스에 명령어를 인가하고 디지탈 신호 처리부의 외부버스를 통하여 내부의 데이타 버스를 체크하고 프로그램 어드레스도 외부로 출력시켜 기능테스트를 면밀하게 할 수 있다.

다음에 테스트 모드 선택신호(SEL1), (SEL0)이 (1,0)일때는 스위칭 콘트롤 로직(7)이 제3의 스위칭 신호(73)를 출력하여 제5도와 같이 스위칭 요소로서 S4를 온시켜 A/D 변환기(4)와 D/A 변환기(5) 블록을 테스트할 수 있도록 데이타 패스를 형성한다. 하이레벨의 제3의 스위칭신호(72)는 OR게이트(10)에 인가되므로써 제4의 스위치(S4)를 온시키고 또한, 제2양방향 버스(B2)를 사용가능하게 하므로 A/D 변화기(4)를 테스트할 수 있도록 한다.

따라서, A/D 변환기(4)는 외부에서 입력된 아날로그신호를 디지탈 신호로 변환하여 외부로 출력시켜 A/D 변환기(4)를 테스트하고, D/A 변환기는 외부에서 디지탈 입력신호를 받아 아날로그 신호로 변환된 출력을 외부로 출력시켜 D/A 변환기를 테스트한다.

테스트 모드 선택신호(SEL1), (SEL0)이 (1,1)일때는 제6도와 같이 스위칭 요소로서 S2, S4, S5, S7을 온시켜 모든 요소 블록이 본래의 제품기능에 맞게 동작하도록 데이타 패스를 형성한다.

따라서 A/D 변환기, D/A 변환기, 로직블록 부분을 함께 사용하므로 디바이스의 본래의 기능을 총체적으로 사용할 수 있게 된다.

이러한 스위칭 요소의 선택적 스위칭을 가능케 하는 스위칭 콘트롤 로직(7)의 상세도는 제6도에 나타낸 바와 같이 간단한 로직으로 구현될 수 있는데 이것은 선택된 원칩의 내부 블록에 따라 변경될 수 있으나 변형하여 다른 칩에 구현될 수 있다.

혼재형 제품에서 아날로그 블록을 제어하여 로직회로를 테스트하도록 테스트 벡터생성이 용이하고, 로직부분간의 인터페이스, 각 블록이 기능을 쉽게 테스트할 수 있다.

테스트 벡터의 생성이 용이한 것은 A/D 변환기의 출력을 외부에서 임의의 값으로 인가할 수 있도록 테스트 데이타 패스형성이 용이하기 때문이며, 여기서 테스트 벡터란 디지탈 회로 설계후 시뮬레이션한 입출력관계 신호에 따라 테스트 입출력신호를 통칭한 것이다.

Claims (5)

1. 단일 칩내에 형성된 디지탈 신호처리부, 기억장치부, A/D 및 D/A 변환기 및 다수의 논리회로를 서로 연결하는 데이타 버스와, 버스의 데이타 흐름을 제어하는 스위칭 수단과, 스위칭 수단을 선택 제어하도록 외부의 선택신호를 디코딩하는 디코더부와, 상기 단일 칩내의 모듈별 테스트를 위해 상기 디코딩부의 출력을 스위칭 수단에 연결하는 선택신호연결부로 구성된 것을 특징으로 하는 반도체 집적회로의 데스트회로.
2. 제1항에 있어서, 상기 선택 신호연결부는 디코더부의 출력과 스위칭 수단을 연결하는 도전라인과, 다수의 논리소자로 구성됨을 특징으로 하는 반도체 집적회로의 테스트회로.
3. 단일 칩내에 형성된 디지탈 신호처리부, 기억처리부, A/D 및 D/A 변환기 및 다수의 논리회로부를 서로 연결하는 데이타버스와, 내부에서 모듈간 교통하는 모듈을 테스트하기 위한 내부버스와 외부연결 버스를 연결하는 테스트용 버스를 갖는 버스, 상기 버스의 데이타 흐름을 제어하는 스위칭 수단과, 스위칭 수단을 선택 스위칭하는 제어신호를 생성하는 선택신호 생성부로 구성된 것을 특징으로 하는 반도체 집적회로의 테스트 회로.
4. 제3항에 있어서, 상기 선택 신호 생성부는 외부의 선택신호로 디코딩하는 디코더회로와, 디코딩 출력을 스위칭 소자에 연결하는 선택신호 연결부로 구성됨을 특징으로 하는 반도체 집적회로의 테스트회로.
5. 제4항에 있어서, 상기 선택 신호연결부는 디코더부의 출력과 스위칭 수단을 연결하는 도전라인과, 다수의 논리 소자로 구성됨을 특징으로 하는 반도체 집적회로의 테스트회로.