KR0123055B1 - Test circuit of ic - Google Patents

Abstract

A test circuit of a semiconductor integrated circuit includes a data bus for connecting a digital signal processor, memory, A/D and D/A converters and a plurality of logic circuits, formed in a single chip, to one another, a switch for controlling the data flow of the bus, a decoder for decoding an external select signal to selectively control the switch, and a select signal connector for connecting the output of the decoder to the switch for testing modules in the single chip. When test mode select signals are 0 and 1, a second switching signal 72 becomes high level to turn on switches S1, S3, S5 and S6. The first switch is turned on, to allow the digital signal processor 2 to receive an external test signal through a signal bus SB10. The second switching signal 72 turns on the third switch S3 to connect the digital signal processor 2 to a first bi-directional bus in write mode. The second switching signal 72 turns on the sixth switch S6 to connect external circuit to the digital signal processor 2 through a bus SB7. Accordingly, the digital signal processor is tested to apply commands to the program data bus, check the inner data bus through its external bus, and output program address externally, accurately performing function test.

Description

반도체 집적회로의 테스트회로Test circuit of semiconductor integrated circuit

제1도는 본 발명의 테스트회로가 테스트될 IC장치내에 구성된 것을 보인 블록도.1 is a block diagram showing that the test circuit of the present invention is configured in an IC device to be tested.

제2도는 본 발명의 테스트 회로가 갖는 스위칭 콘트롤로직의 구성도.2 is a configuration diagram of a switching control logic of the test circuit of the present invention.

제3도 내지 제6도는 IC장치내 각 블록별로 테스트하는 것을 나타낸 블록설명도이다.3 to 6 are block explanatory diagrams showing testing for each block in the IC device.

본 발명은 반도체 집적회로(IC)장치의 테스트회로에 관한 것으로 특히 단일칩 내에 혼재된 디지탈 처리블록 및 아날로그 신호처리블록들의 데스트처리에 적합한 테스트 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to test circuits for semiconductor integrated circuit (IC) devices, and more particularly, to test circuits suitable for the test processing of digital processing blocks and analog signal processing blocks mixed in a single chip.

최근의 대규모 IC 칩은 단일 기능의 칩 구현보다 다기능이 일체 혼합된 원칩 모듈의 형성이 일반화되고 있고, 따라서 구현된 칩내의 각 모듈기능테스트에 대한 모색이 강구되고 있다. 분리된 모듈단위를 결선하여 시스템을 구축할때는 모듈별로 테스트하여 이상이 없는 것을 선택 사용할 수 있겠으나 여러 모듈 특히 아날로그 신호 처리 블록과 디지탈 신호 처리블록들이 하나의 칩내에 혼재되어 시스템을 구축하는 경우에는 그 테스트도 용이하지 않다.Recently, large-scale IC chips have become more common in the formation of one-chip modules in which multi-functions are integrated, rather than single-chip implementations. Therefore, the search for each module function test in the implemented chips has been made. When constructing a system by connecting separate module units, you can select and use the ones tested by each module without any problem.However, when building a system where several modules, especially analog signal processing blocks and digital signal processing blocks are mixed in one chip, Testing isn't easy either.

디지탈신호 처리 블록, 각종의 기억장치, 아날로그-디지탈(A/D)변환기, 디지탈-아날로그(D/A) 변환기 등등이 포함된 혼합형 모드 원 칩에서 칩 구현상 아날로그 블록과 디지탈 블록을 서로 분리하여 실현하지 않고 또한 디지탈 블록에서도 모듈별로 테스트하고 있지 않기 때문에 이러한 혼합형 모드 칩을 테스트 하려면 칩 외부에 별도의 ADC와 DAC를 연결하여 간접적 테스트를 행하거나 또는 웨이퍼 가공후에 테스트 노드를 프로빙하여 테스트하거나 실장 테스트를 하게 된다.In a mixed mode one chip including a digital signal processing block, various memories, an analog-to-digital (A / D) converter, a digital-to-analog (D / A) converter, and the like, the analog and digital blocks are separated from each other in a chip implementation. In order to test such mixed mode chips, the indirect test can be performed by connecting a separate ADC and DAC outside the chip, or by probing a test node after wafer processing or mounting test. Will be

따라서 이러한 류의 원 칩 시스템에 있어서는 최종의 패키지를 테스트하기 위한 테스트 벡터 생성이 어렵고 그러므로 테스트가 용이하지 않아 오기능 동작의 칩구별 능력이 떨어져 제품의 신뢰성이 떨어지는 문제가 발생한다.Therefore, in this kind of one-chip system, it is difficult to generate a test vector for testing the final package, and therefore, it is not easy to test, resulting in a problem of poor chip discrimination of malfunctioning operation, resulting in inferior product reliability.

본 발명은 보다 근본적으로 상기 문제를 해결하도록 하는 것으로, 그 목적은 상기 혼재형 모드 원 칩 시스템에서 기능 테스트를 용이하게 하고 제품의 기능적 불량을 정확하게 찾기 위해서 실시하기 위해서 테스트 벡터를 생성하여 불량칩 구분 능력을 향상시켜 제품의 신뢰도를 배가하는 테스트 회로를 제공하는 것이다.The present invention is to solve the problem more fundamentally, the object is to generate a test vector to facilitate the functional test in the mixed-mode one-chip system and to accurately find the functional defect of the product to distinguish the defective chip It provides a test circuit that improves the ability to double the reliability of the product.

본 발명 목적에 따른 반도체 집접회로의 테스트 회로는 단일 칩내에 형성된 디지탈 신호처리부, 기억장치부, A/D 및 D/A 변환기 및 다수의 논리회로부를 서로 연결하는 데이타 버스와, 버스의 데이타 흐름을 제어하는 스위칭 수단과, 스위칭 수단을 선택 제어하도록 외부의 선택신호를 디코딩하는 디코더부와, 상기 단일 칩내의 모듈별 테스트를 위해 상기 디코딩부의 출력을 스위칭 수단에 연결하는 선택신호연결부로 구성된 것을 특징으로 한다.The test circuit of the semiconductor integrated circuit according to the present invention comprises a data bus connecting a digital signal processor, a memory device, an A / D and D / A converter, and a plurality of logic circuits formed in a single chip, and a data flow of the bus. A switching unit for controlling, a decoder unit for decoding an external selection signal to selectively control the switching unit, and a selection signal connection unit for connecting the output of the decoding unit to the switching unit for a module-specific test in the single chip. do.

이하 본 발명에 대해 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명의 원리를 설명하기 위해 다수의 서로 다른 기능을 갖는 모듈이 혼재된 원 칩 시스템의 내부 블록들을 도시한 것이며 각 블록은 흔히 쓰이는 블록의 예이며 블록들간 본 발명의 테스트 회로의 구성이 포함되어 있는 것을 도시한 것이다.1 illustrates internal blocks of a one-chip system in which a plurality of different functional modules are mixed to illustrate the principles of the present invention. Each block is an example of a commonly used block and the configuration of the test circuit of the present invention among the blocks. This is shown to be included.

원 칩 시스템(1)의 구성은 DSP 코아 즉, 디지탈 신호 처리부(2), 기억장치부(3), A/D 변환기(4), D/A 변환기(5)의 기능 모듈과 모듈간 제어를 위한 제어 로직 블록(6) 또는 여기 도시는 없으나, 시스템구성에 필요한 다수의 논리회로부로 일반적으로 구성되며 외부와의 신호 통신은 A/D 변환기와 D/A 변환기를 이용하며 제어블록(6)은 또한 외부로부터 제어신호를 받거나 또는 출력할 수 있다.The structure of the one-chip system 1 controls the functions of the DSP cores, that is, the functional modules of the digital signal processing unit 2, the storage unit 3, the A / D converter 4, and the D / A converter 5 and the modules. Although not shown here, the control logic block 6 is generally composed of a number of logic circuits necessary for system configuration. Signal communication with the outside uses an A / D converter and a D / A converter, and the control block 6 It can also receive or output control signals from the outside.

각 모듈은 데이타 버스로 서로 연결되고, 이 버스는 시스템내부의 모듈간 연결하는 내부연결버스와 시스템외부와 연결하는 외부버스로 구성되고 본 발명에 따라서 내부연결버스에 외부에서 인가되는 테스트 신호를 인가하기 위하여 내부버스와 외부버스를 연결하는 테스트용버스가 본 회로에 포함되고 있다.Each module is connected to each other by a data bus, and this bus is composed of an internal connection bus that connects between modules in the system and an external bus that connects to the outside of the system, and applies a test signal applied externally to the internal connection bus according to the present invention. To this end, a test bus that connects the internal and external buses is included in this circuit.

이러한 하나의 목적하는 바 시스템 구성을 위해 상기 요소가 구현되는데, 이에 더하여 본 발명에서 제공하는 다음의 요소들이 상기 칩내에 포함된다.The above element is embodied for one such desired system configuration. In addition, the following elements provided by the present invention are included in the chip.

테스트를 위해서 본 발명에서는 혼재형 모드 원 칩 시스템에 테스트 모드선택신호(SEL0, SEL1)를 받는 단자를 구비시켜 두고 이에 인가되는 선택신호를 사용하여, 모듈간 신호 통로는 버스간에 구비된 스위칭요소들(S1-S7)을 스위칭 제어하여 아날로그 블록과 디지탈 블록으로 분리하고 이어서 분리된 디지탈 블럭에서는 모듈별로 분리시켜 각 블록 별로 테스트하도록 한다. 이러한 동작을 위해서 스위칭요소들의 스위칭은 선택신호를 받는 스위칭 콘트롤 로직(7)에 의한 제어신호에 의해 상기 동작이 수행된다.For testing purposes, the present invention provides a mixed mode one chip system with terminals receiving test mode selection signals SEL0 and SEL1 and using a selection signal applied thereto. Switching control (S1-S7) is separated into an analog block and a digital block, and then separated into modules in a separate digital block and tested for each block. For this operation, the switching of the switching elements is performed by a control signal by the switching control logic 7 which receives the selection signal.

즉 본 발명에서는 버스간 선택적으로 연결된 스위칭 수단을 선택스위칭하는 제어신호를 생성하는 선택신호 생성부를 통해 테스팅하도록 하고 있다. 선택신호 생성부는 다음에 기술되는 바와 같이 스위칭 콘트롤 로직과 이 로직관 스위칭 수단, 버스를 연결하는 선택신호 연결부를 갖는다.That is, in the present invention, testing is performed through a selection signal generation unit that generates a control signal for selectively switching switching means selectively connected between buses. The select signal generator has a select signal connection portion for connecting the switching control logic, the logic tube switching means, and the bus as described below.

본 실시예에서 테스트 모드 선택신호 (SEL0, SEL1)는 2개이므로 모두 4가지 선택이 가능하고 일예로서(SEL1, SEL0)이 (0,0)일때는 논리회로의 테스트, (0,1)일때는 디지탈신호 처리부(2)의 테스트, (1,0)일때는 A/D 변환기, D/A 변환기 블록의 테스트, (1,1)일때는 정상 동작상태모드이다.In the present embodiment, since there are two test mode selection signals SEL0 and SEL1, four selections are possible. For example, when (SEL1 and SEL0) is (0,0), the logic circuit is tested and (0,1). Is a test of the digital signal processor 2, an A / D converter for (1, 0), a test for a D / A converter block, and a normal operation state mode for (1, 1).

상기한 스위칭 콘트롤 로직(7)은 제2도에서 보듯이, 디코더회로와 유사하게 구성되고, 선택신호(SEL1, SEL1) 및 이의 반전신호를 각각 받는 NAND게이트(N1-N4)와 그 출력을 반전시키는 인버터(IN1-IN4)로 구성되고, 인버터의 각 출력을 선택신호의 조건에 따라 그 중 하나에 출력이 나타난다.As shown in FIG. 2, the switching control logic 7 is configured similarly to the decoder circuit and inverts the NAND gates N1-N4 and their outputs receiving the selection signals SEL1 and SEL1 and their inversion signals, respectively. It consists of inverters IN1-IN4, and each output of the inverter appears in one of them according to the condition of the selection signal.

이러한 선택신호를 디코딩하는 디코더 부는 상기 언급한 스위칭 콘트롤 로직(7)에 대응하며 디코더부와 스위칭 수단간의 연결은 제2도에서 보듯이 선택신호 연결부(11)에 의해 서로 연결되며 상기 선택신호 연결부는 상기 디코딩 신호(71~74)를 사용하여 시스템내의 각 모듈을 선택하기 위한 것으로 도전라인과 다수의 논리소자를 포함한다.The decoder section for decoding the selection signal corresponds to the above-mentioned switching control logic 7 and the connection between the decoder section and the switching means is connected to each other by the selection signal connection section 11 as shown in FIG. The decoded signals 71 to 74 are used to select each module in the system and include a conductive line and a plurality of logic elements.

먼저 테스트 모드 선택신호(SEL1), (SEL0)가 (0,0)일때는 제3도와 같이 스위칭요소로서 S2, S5, S7을 온 시키게 된다. 제2스위치의 온상태는 스위칭 콘트롤 로직(7)의 제2스위칭 신호(72)가 현재 로우 레벨이므로 선택신호 연결부에 포함되는 제1인버터(8)의 출력이 하이가 되어 온상태가 되고 따라서 디지탈 신호처리부(2)와 기억장치부(3)는 신호버스(SB1), (SB2)에 의해서 서로 데이타를 입출력할 수 있다. 그리고 상기 제2스위칭 신호(72)는 제2인버터(9)를 거쳐 제5스위치(S5)를 온시키므로 콘트롤 로직(6)과 쓰기모드(write mode)로 된 제2양방향버스(B2)를 통해 외부와 연락한다. 그리고 콘트롤 로직(6)은 상기 제1인버터(8)의 출력을 받는 제7스위치(S7)의 온상태에 의해서 외부로 버스(SB7)를 통해 데이타를 출력하고 버스(SB4)를 통해서는 테스트 신호를 받는다. 그리고 제1스위칭 신호(71)에 의해서 읽기모드(read mode)로 된 제1의 양방향 버스(B1)를 통해서도 버스(SB8)를 통해 외부와 연락된다.First, when the test mode selection signals SEL1 and SEL0 are (0,0), S2, S5, and S7 are turned on as the switching elements as shown in FIG. In the on state of the second switch, since the second switching signal 72 of the switching control logic 7 is currently at the low level, the output of the first inverter 8 included in the selection signal connection becomes high, thus turning on the digital state. The signal processing unit 2 and the memory unit 3 can input and output data to and from each other by the signal buses SB1 and SB2. In addition, the second switching signal 72 turns on the fifth switch S5 through the second inverter 9 and thus, via the control logic 6 and the second bidirectional bus B2 in the write mode. Communicate with the outside world. The control logic 6 outputs data through the bus SB7 to the outside by the on state of the seventh switch S7 receiving the output of the first inverter 8 and the test signal through the bus SB4. Receive. The first switching signal 71 also communicates with the outside via the bus SB8 through the first bidirectional bus B1 in a read mode.

그리고 내부적으로는 버스(SB3)를 통해 디지탈 신호처리부(2)와 연락한다.Internally, the digital signal processor 2 communicates with the bus SB3.

따라서 A/D 변환기, D/A 변환기를 제외한 나머지 블록을 테스트 하게 되는데 기억장치부(3)의 데이타와 디코더 부분, 기억장치와 디지탈 신호처리부의 인터페이스 기능 테스트, 디지탈 신호처리부와 콘트롤 로직의 인터페이스 기능 테스트, 콘트롤 로직의 기능 테스트가 가능해진다.Therefore, the rest of the blocks except for the A / D converter and the D / A converter are tested. The data and decoder part of the memory unit 3, the interface function test of the memory unit and the digital signal processor, and the interface function of the digital signal processor and the control logic The function test of the test and control logic becomes possible.

그리고 테스트 모드 선택신호(SEL1), (SEL0)가 (0,1)일때는 제2스위칭신호(72)를 하이레벨로 출력하여 제4도와 같이 스위칭요소로서 S1, S3, S5, S6를 온시키게 된다. 제1스위칭의 온상태는 스위칭 콘트롤 로직(7)의 제2스위칭 신호(72)가 현재 하 이 레벨이므로 온상태가 되고 따라서 디지탈신호처리부(2)는 외부에서 입력되는 테스트 신호를 신호버스(SB10)에 의해서 입력할 수 있다. 그리고 상기 제2스위칭 신호(72)는 제3스위칭(S3)을 온시키므로 디지탈 신호처리부(2)와 쓰기모드의 제1양방향버스(B1)와 연락한다. 그리고 상기 제2스위칭 신호(72)는 제6스위치(S6)를 온상태에 놓이게 하므로 버스(SB7)를 통해 외부와 디지탈 신호처리부(2)와 연결하도록 한다.When the test mode selection signals SEL1 and SEL0 are (0, 1), the second switching signal 72 is output at a high level to turn on S1, S3, S5, and S6 as switching elements as shown in FIG. do. Since the second switching signal 72 of the switching control logic 7 is currently at a high level, the first switching state is turned on. Therefore, the digital signal processing unit 2 receives the test signal input from the outside through the signal bus SB10. Can be entered. Since the second switching signal 72 turns on the third switching S3, the second switching signal 72 communicates with the digital signal processor 2 and the first bidirectional bus B1 in the write mode. In addition, the second switching signal 72 causes the sixth switch S6 to be in an on state so that the second switching signal 72 is connected to the outside and the digital signal processor 2 through the bus SB7.

따라서, 디지탈신호처리부를 테스트하므로서 디지탈신호처리부 내부의 내부 RAM, RAM 포인터, 멀티플라이어, ALU, 명령어 디코더 로직부분, 내부 레지스터들 간의 데이타 전송기능검사, 연산논리기능, RAM 데이타 읽기/쓰기 기능, 곱하기 연산기능들이 외부핀을 이용하여 프로그램 데이타 버스에 명령어를 인가하고 디지탈 신호 처리부의 외부버스를 통하여 내부의 데이타 버스를 체크하고 프로그램 어드레스도 외부로 출력시켜 기능테스트를 면밀하게 할 수 있다.Therefore, while testing the digital signal processing unit, the internal RAM, RAM pointer, multiplier, ALU, instruction decoder logic section inside the digital signal processing unit, data transfer function check between internal registers, operation logic function, RAM data read / write function, multiplication Operation functions can use the external pins to apply instructions to the program data bus, check the internal data bus through the external bus of the digital signal processor, and output the program address to the outside to further examine the function test.

다음에 테스트 모드 선택신호(SEL1), (SEL0)이 (1,0)일때는 스위칭 콘트롤 로직(7)이 제3의 스위칭 신호(73)를 출력하여 제5도와 같이 스위칭 요소로서 S4를 온시켜 A/D 변환기(4)와 D/A 변환기(5) 블록을 테스트할 수 있도록 데이타 패스를 형성한다. 하이레벨의 제3의 스위칭신호(72)는 OR게이트(10)에 인가되므로써 제4의 스위치(S4)를 온시키고 또한, 제2양방향 버스(B2)를 사용가능하게 하므로 A/D 변화기(4)를 테스트할 수 있도록 한다.Next, when the test mode selection signals SEL1 and SEL0 are (1,0), the switching control logic 7 outputs the third switching signal 73 to turn on S4 as the switching element as shown in FIG. A data path is formed to test the A / D converter 4 and D / A converter 5 blocks. The third switching signal 72 of the high level is applied to the OR gate 10 to turn on the fourth switch S4 and to enable the second bidirectional bus B2 so that the A / D changer 4 can be used. ) To be tested.

따라서, A/D 변환기(4)는 외부에서 입력된 아날로그신호를 디지탈 신호로 변환하여 외부로 출력시켜 A/D 변환기(4)를 테스트하고, D/A 변환기는 외부에서 디지탈 입력신호를 받아 아날로그 신호로 변환된 출력을 외부로 출력시켜 D/A 변환기를 테스트한다.Therefore, the A / D converter 4 converts the analog signal input from the outside into a digital signal and outputs it to the outside to test the A / D converter 4, and the D / A converter receives the digital input signal from the outside and receives the analog signal. Test the D / A converter by outputting the converted signal to external.

테스트 모드 선택신호(SEL1), (SEL0)이 (1,1)일때는 제6도와 같이 스위칭 요소로서 S2, S4, S5, S7을 온시켜 모든 요소 블록이 본래의 제품기능에 맞게 동작하도록 데이타 패스를 형성한다.When the test mode selection signals SEL1 and SEL0 are (1, 1), the data path is turned on as S6, S4, S5, and S7 as switching elements so that all element blocks operate according to the original product functions. To form.

따라서 A/D 변환기, D/A 변환기, 로직블록 부분을 함께 사용하므로 디바이스의 본래의 기능을 총체적으로 사용할 수 있게 된다.Therefore, by using A / D converter, D / A converter, and logic block part together, it is possible to use the original functions of the device as a whole.

이러한 스위칭 요소의 선택적 스위칭을 가능케 하는 스위칭 콘트롤 로직(7)의 상세도는 제6도에 나타낸 바와 같이 간단한 로직으로 구현될 수 있는데 이것은 선택된 원칩의 내부 블록에 따라 변경될 수 있으나 변형하여 다른 칩에 구현될 수 있다.The detailed view of the switching control logic 7 that enables selective switching of these switching elements can be implemented with simple logic as shown in FIG. 6, which can be changed according to the internal block of the selected one chip, but modified to other chips. Can be implemented.

혼재형 제품에서 아날로그 블록을 제어하여 로직회로를 테스트하도록 테스트 벡터생성이 용이하고, 로직부분간의 인터페이스, 각 블록이 기능을 쉽게 테스트할 수 있다.It is easy to create test vectors to test logic circuits by controlling analog blocks in mixed products, and interface between logic parts, each block can easily test the function.

테스트 벡터의 생성이 용이한 것은 A/D 변환기의 출력을 외부에서 임의의 값으로 인가할 수 있도록 테스트 데이타 패스형성이 용이하기 때문이며, 여기서 테스트 벡터란 디지탈 회로 설계후 시뮬레이션한 입출력관계 신호에 따라 테스트 입출력신호를 통칭한 것이다.The test vector is easy to generate because the test data path is easily formed so that the output of the A / D converter can be applied to an arbitrary value from the outside, and the test vector is a test according to the input-output signal simulated after the digital circuit design. I / O signal is collectively.

Claims (5)

단일 칩내에 형성된 디지탈 신호처리부, 기억장치부, A/D 및 D/A 변환기 및 다수의 논리회로를 서로 연결하는 데이타 버스와, 버스의 데이타 흐름을 제어하는 스위칭 수단과, 스위칭 수단을 선택 제어하도록 외부의 선택신호를 디코딩하는 디코더부와, 상기 단일 칩내의 모듈별 테스트를 위해 상기 디코딩부의 출력을 스위칭 수단에 연결하는 선택신호연결부로 구성된 것을 특징으로 하는 반도체 집적회로의 데스트회로.Selective control of the digital signal processing unit, memory unit, A / D and D / A converters, and data buses connecting a plurality of logic circuits, switching means for controlling the data flow of the bus, and switching means formed in a single chip. And a selection signal connection unit for connecting an output of the decoding unit to a switching means for a module-specific test in the single chip. 제1항에 있어서, 상기 선택 신호연결부는 디코더부의 출력과 스위칭 수단을 연결하는 도전라인과, 다수의 논리소자로 구성됨을 특징으로 하는 반도체 집적회로의 테스트회로.The test circuit of claim 1, wherein the selection signal connection unit comprises a conductive line connecting the output of the decoder unit and the switching unit, and a plurality of logic elements. 단일 칩내에 형성된 디지탈 신호처리부, 기억처리부, A/D 및 D/A 변환기 및 다수의 논리회로부를 서로 연결하는 데이타버스와, 내부에서 모듈간 교통하는 모듈을 테스트하기 위한 내부버스와 외부연결 버스를 연결하는 테스트용 버스를 갖는 버스, 상기 버스의 데이타 흐름을 제어하는 스위칭 수단과, 스위칭 수단을 선택 스위칭하는 제어신호를 생성하는 선택신호 생성부로 구성된 것을 특징으로 하는 반도체 집적회로의 테스트 회로.The data bus connecting the digital signal processing unit, the memory processing unit, the A / D and D / A converters, and the plurality of logic circuits formed in a single chip to each other, and the internal and external buses for testing the modules communicating internally with each other A test circuit of a semiconductor integrated circuit, comprising: a bus having a test bus for connection, a switching means for controlling data flow of the bus, and a selection signal generator for generating a control signal for selectively switching the switching means. 제3항에 있어서, 상기 선택 신호 생성부는 외부의 선택신호로 디코딩하는 디코더회로와, 디코딩 출력을 스위칭 소자에 연결하는 선택신호 연결부로 구성됨을 특징으로 하는 반도체 집적회로의 테스트회로.The test circuit of claim 3, wherein the selection signal generation unit comprises a decoder circuit for decoding an external selection signal and a selection signal connection unit for connecting the decoding output to a switching element. 제4항에 있어서, 상기 선택 신호연결부는 디코더부의 출력과 스위칭 수단을 연결하는 도전라인과, 다수의 논리 소자로 구성됨을 특징으로 하는 반도체 집적회로의 테스트회로.The test circuit of claim 4, wherein the selection signal connection unit comprises a conductive line connecting the output of the decoder unit and the switching unit, and a plurality of logic elements.