CN209785927U - 芯片 - Google Patents
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Abstract
本实用新型涉及一种芯片，所述芯片包括：衬底，所述衬底包括存储区域和***区域；存储阵列，形成在所述存储区域内；至少一个反熔丝器件，形成在所述***区域内，所述反熔丝器件用于修复所述存储阵列内由失效存储单元造成的存储缺陷；所述反熔丝器件包括：位于衬底表面的栅极结构，所述栅极结构包括位于衬底表面的栅介质层和位于所述栅介质层表面的栅极；在平行于衬底表面方向的所述栅极结构一侧的衬底内的掺杂区，所述掺杂区的至少部分边缘与所述栅极的边缘对齐或位于所述栅极下方。所述反熔丝器件更易被击穿。
Description
技术领域
本实用新型涉及存储技术领域，尤其涉及一种芯片。
背景技术
采用半导体制程制造的DRAM芯片会不可避免的产生缺陷存储的单元，而DRAM芯片上通常会形成有冗余存储单元，利用冗余存储单元去永久替换缺陷存储单元，即可修复DRAM芯片。
在对DRAM芯片进行修复时，需要借助熔丝或反熔丝等一次性编程(OTP，one timeprogram)器件。随着半导体工艺特征尺寸的减小，MOS晶体管结构的栅介质层厚度已非常薄，使得MOS结构可以被利用作为反熔丝器件。
现有技术中，反熔丝器件的形成过程较为复杂，且击穿过程中的电阻较大，不易实现较大的击穿电流，影响芯片的修复效率。
实用新型内容
本实用新型所要解决的技术问题是通过提高反熔丝器件的击穿电流，提高芯片的修复效率。
为了解决上述问题，本实用新型提供了一种芯片，包括：衬底，所述衬底包括存储区域和***区域；存储阵列，形成在所述存储区域内；反熔丝器件，形成在所述***区域内，所述反熔丝器件用于修复所述存储阵列内由失效存储单元造成的存储缺陷；所述反熔丝器件与所述存储阵列连接；所述反熔丝器件包括：位于衬底表面的栅极结构，所述栅极结构包括位于衬底表面的栅介质层和位于所述栅介质层表面的栅极；在平行于衬底表面方向的所述栅极结构一侧的衬底内的掺杂区，所述掺杂区的至少部分边缘与所述栅极的边缘对齐或位于所述栅极下方。
可选的，所述存储阵列包括：主存储阵列和冗余存储阵列，所述冗余存储阵列内的冗余存储单元用于替代所述主存储阵列内的失效存储单元进行数据存储。
可选的，所述至少一个反熔丝器件构成可编程模块，用于记录所述主存储阵列内失效存储单元或/和冗余存储阵列内的冗余存储单元的信息。
可选的，所述***区域的衬底包括有源区和围绕所述有源区的隔离区；所述栅极结构覆盖部分所述有源区及部分隔离区，仅暴露出位于所述栅极一侧的部分有源区。
可选的，所述反熔丝器件的栅极结构下方的衬底内形成有掺杂阱，所述掺杂阱与所述掺杂区的掺杂类型相反。
可选的，所述栅介质层的厚度为2nm～4nm。
可选的，所述芯片为存储器芯片，所述存储器包括SRAM存储器、DRAM存储器或者MRAM存储器中的任意一种。
可选的，所述***区域内还形成有***电路晶体管。
可选的，所述反熔丝器件的栅极、所述***电路晶体管的栅极与所述存储阵列的位线位于同一层。
可选的，所述***电路晶体管的栅极两侧侧壁覆盖有侧墙。
本实用新型的芯片的***区域包括反熔丝器件，所述反熔丝器件采用MOS结构，直接以栅极为掩膜形成掺杂区，使得掺杂区与栅极边缘对齐或位于栅极下方，从而缩短掺杂区与栅极之间电流路径，从而降低电流路径上的电阻，有利于提高击穿电流。
附图说明
图1至图4为本实用新型一具体实施方式的反熔丝器件的形成过程的结构示意图；
图5至图9为本实用新型一具体实施方式的存储器的形成过程的结构示意图。
具体实施方式
下面结合附图对本实用新型提供的反熔丝器件及其形成方法、存储器及其形成方法的具体实施方式做详细说明。
请参考图1至图4，为本实用新型一具体实施方式反熔丝器件的形成过程的结构示意图。
请参考图1和图2，其中图2为沿图1中割线AA’的剖面示意图。
提供衬底100，在所述衬底100表面形成栅极结构，所述栅极结构包括位于衬底100表面的栅介质层103和位于所述栅介质层103表面的栅极104。
所述衬底100可以为半导体衬底，例如单晶硅衬底、单晶锗衬底等。所述衬底100还可以为N型或者P型半导体衬底。
所述衬底100包括有源区102和围绕所述有源区102的隔离区101。所述隔离区101可以为形成于所述衬底100内的浅沟槽隔离结构。所述有源区102内可以形成有掺杂阱，所述掺杂阱可以为衬底100自身掺杂的一部分，也可以为对衬底100进行离子注入或扩散形成的掺杂阱。
在所述衬底100表面形成栅极结构的方法包括：依次形成覆盖所述衬底100表面的栅介质材料层以及覆盖所述栅介质材料层表面的栅极材料层，在所述栅极材料层表面形成图形化掩膜层，以所述图形化掩膜层为掩膜刻蚀所述栅极材料层和栅介质材料层至衬底100表面，形成所述栅极104和栅介质层103。
所述栅介质层103的材料可以为氧化硅、氮化硅、氮氧化硅或者氧化铪、氧化锆等高K介质材料中的一种或组合；所述栅极层104可以为多晶硅、钛、铜、钨、金属硅化物等导电材料中的至少一种。
所述栅极结构覆盖部分所述有源区102，可以覆盖所述有源区102的一端。在该具体实施方式中，所述有源区102一端宽度小于另一端宽度，所述栅极结构覆盖所述有源区102的宽度较小的一端，且部分位于所述隔离区101表面。
作为反熔丝器件，所述栅介质层103的厚度及介电系数，决定了反熔丝器件的击穿电压。在本实用新型的具体实施方式中，为了便于与电路中其他MOS晶体管的工艺兼容，所述栅介质层103可以与所述衬底100上其他区域内形成的部分晶体管的栅介质层103同时形成，采用相同的材料与厚度，如与***区域内的低压晶体管的栅介质层基本相同。由于不同区域的栅介质层下方沟道区掺杂浓度等栅介质层生长环境不同，即便是在同一形成工艺中形成，不同区域上的栅介质层的厚度也可能会有细微差异，因此为“基本相同”。该具体实施方式中，所述栅介质层103的材料为氧化硅，厚度范围可以为2nm～4nm。
请参考图3和图4，在沿平行于衬底100表面方向的所述栅极结构一侧的衬底100内形成掺杂区105，所述掺杂区105的至少部分边缘与所述栅极104的边缘对齐或位于所述栅极104下方。
可以采用离子注入方式形成所述掺杂区105，以所述栅极104为掩膜，对所述衬底100进行离子注入，在部分或全部未被覆盖的有源区102内形成所述掺杂区105。掺杂区105的掺杂类型与所述有源区102内的掺杂阱的掺杂类型相反，该具体实施方式中，所述有源区102内具有P型掺杂阱，所述掺杂区105为N型掺杂。
所述掺杂区105作为导电接触区域，掺杂浓度较高，以降低电阻。该具体实施方式中，所述掺杂区105形成于所述有源区102宽度较大的区域，能够提高所述掺杂区105的接触面积，从而可以提高后续在所述掺杂区105表面形成的电接触部的尺寸，降低所述电接触部与所述掺杂区105之间的接触电阻。在一个具体实施方式中，所述掺杂区105的掺杂浓度范围为1e20～5e21cm-3，可以使用As掺杂，离子注入能量可以为20keV～50keV，注入剂量可以为1e15～5e15cm-2，较高的掺杂浓度可以进一步降低所述掺杂区105的电阻。
由于，所述有源区102周边为隔离区101，在进行离子注入时，也会对所述隔离区101造成注入，但是并不会形成导电掺杂区。
由于所述离子注入以所述栅极104掩膜，因此，形成的所述掺杂区105的边缘与所述栅极104的边缘对齐，或者可以部分位于所述栅极104的下方。当对所述栅极104施加击穿电压时，所述电流自所述栅极104流向所述掺杂区105，由于所述掺杂区105与所述栅极104之间的距离较近，可以降低载流子移动路径上的电阻，从而提高击穿电流，提高对所述反熔丝器件的击穿效率。无需再对栅极104下方的有源区额外进行离子注入，来降低电阻。
上述具体实施方式中的反熔丝器件的形成方法，采用MOS结构，直接以栅极为掩膜形成掺杂区，使得掺杂区与栅极边缘对齐或位于栅极下方，从而缩短掺杂区与栅极之间电流路径，从而降低电流路径上的电阻，有利于提高击穿电流。
本实用新型的具体实施方式还提供一种采用上述方法形成的反熔丝器件。
请参考图3和图4，为本实用新型一具体实施方式的反熔丝器件。
所述反熔丝器件包括：衬底100；位于衬底100表面的栅极结构，所述栅极结构包括位于衬底100表面的栅介质层103和位于所述栅介质层103表面的栅极104；位于所述栅极结构一侧的衬底内的掺杂区105，所述掺杂区105的至少部分边缘与所述栅极结构的边缘对齐或位于所述栅极结构下方。
所述衬底100包括有源区102和围绕所述有源区102的隔离区101。所述隔离区101可以为形成于所述衬底100内的浅沟槽隔离结构。所述有源区102内可以形成有掺杂阱，所述掺杂阱可以为所述衬底100自身掺杂的一部分，也可以为对衬底100进行离子注入或扩散形成的掺杂阱。
所述栅介质层103的材料可以为氧化硅、氮化硅、氮氧化硅或者氧化铪、氧化锆等高K介质材料中的一种或组合；所述栅极层104可以为多晶硅、钛、铜、钨、金属硅化物等导电材料中的至少一种。所述栅极结构覆盖部分所述有源区102，可以覆盖所述有源区102的一端。在该具体实施方式中，所述有源区102一端宽度小于另一端宽度，所述栅极结构覆盖所述有源区102的宽度较小的一端，且部分位于所述隔离区101表面。
作为反熔丝器件，所述栅介质层103的厚度及介电系数，决定了反熔丝器件的击穿电压。在本实用新型的具体实施方式中，为了便于与电路中其他MOS晶体管的工艺兼容，所述栅介质层103可以与所述衬底100上其他区域内形成的部分晶体管的栅介质层103采用相同的材料与厚度，如与***区域内的低压晶体管栅介质层基本相同。由于不同区域的栅介质层下方沟道区掺杂浓度等栅介质层生长环境不同，即便是在同一形成工艺中形成，不同区域上的栅介质层的厚度也可能会有细微差异，因此为“基本相同”。该具体实施方式中，所述栅介质层103的材料为氧化硅，厚度范围可以为2nm～4nm。
所述掺杂区105的掺杂类型与所述有源区102内的掺杂阱的掺杂类型相反，该具体实施方式中，所述有源区102内具有P型掺杂阱，所述掺杂区105为N型掺杂。
所述重掺杂105作为导电接触区域，掺杂浓度较高，以降低电阻。该具体实施方式中，所述掺杂区105形成于所述有源区102宽度较大的区域，能够提高所述掺杂区105的接触面积，从而可以提高后续在所述掺杂区105表面形成的电接触部的尺寸，降低所述电接触部与所述掺杂区105之间的接触电阻。并且，所述掺杂区105的掺杂浓度范围为1e20～5e21cm-3，较高的掺杂浓度可以进一步降低所述掺杂区105的电阻。
所述掺杂区105的边缘与所述栅极104的边缘对齐，或者可以部分位于所述栅极104的下方。当对所述栅极104施加击穿电压时，所述电流自所述栅极104流向所述掺杂区105，由于所述掺杂区105与所述栅极104之间的距离较近，可以降低载流子移动路径上的电阻，从而提高击穿电流，所述反熔丝器件更容易被击穿。
本实用新型的具体实施方式还提供一种芯片，所述芯片具有上述具体实施方式中所述的反熔丝器件。所述芯片包括存储区域和***区域；存储阵列，形成于所述存储区域内；至少一个反熔丝器件，形成于所述***区域内。所述存储区域内形成有存储阵列，所述存储阵列包括主存储阵列和冗余存储阵列，所述主存储阵列内的存储单元用于存储数据，当存储阵列中某一存储单元失效时，该失效存储单元将无法存储数据或者存储的数据发生错误，导致存储器出现存储缺陷。所述冗余存储阵列内的冗余存储单元用于替代所述主存储阵列内的失效存储单元进行数据存储。
所述至少一个反熔丝器件组成一非易失性的可编程模块，可以通过对熔丝器件进行击穿操作，改变相应反熔丝器件的状态，对所述可编程模块进行编程。通过对所述可编程模块进行编程，可以记录主存储阵列内的失效存储单元相关信息，例如可以记录失效存储单元的地址相关的信息；也可以记录用于替代该失效存储单元进行数据存储的冗余存储单元的相关信息，例如可以是冗余存储单元的地址相关的信息。芯片在上电后可以先读取所述可编程模块内记录的信息，获取失效存储单元及冗余存储单元的相关信息，然后再进行数据存储或读取操作，从而修复由于失效存储单元造成的存储缺陷。
本实用新型的具体实施方式的反熔丝器件在进行编程的过程中，击穿栅介质层时的电阻较小，在同样编程电压的情况下，能够形成更大的编程电流，因此可以适当降低编程电压，降低功耗，提高编程效率。
请参考图5至图8为本实用新型一具体实施方式的芯片的形成过程的结构示意图。
请参考图5，提供衬底200，所述衬底200包括存储区域II和***区域I。
所述芯片可以为存储器芯片，所述存储器可以为SRAM存储器、DRAM存储器或者MRAM存储器等各种类型的存储器。该具体实施方式中，所述存储器芯片为DRAM存储器芯片。
所述衬底200的存储区域II用于形成存储阵列，所述存储阵列包括主存储阵列以及冗余存储阵列，所述冗余存储阵列内的冗余存储单元用于在主存储阵列内的存储单元失效时，替代失效的存储单元进行数据存储。
所述***区域I用于形成***控制电路。该具体实施方式中，所述***区域I用于形成反熔丝器件，所述反熔丝器件用于修复存储器。所述***区域I上还用于形成***控制电路的其他***晶体管。
所述衬底200内还形成有浅沟槽隔离结构201，作为各有源区之间的隔离结构。所述反熔丝器件、***电路晶体管以及存储阵列，均形成于所述有源区上。
该具体实施方式中，所述衬底200的存储区域II的有源区内，形成有存储单元的两条字线211以及字线与衬底200之间的栅介质层212。所述字线211埋入所述存储区域II的有源区内，与有源区交叉。所述存储区域II内还形成有位于相邻字线211之间的漏极214以及位于字线211另一侧的两个源极213。
在其他具体实施方式中，所述存储区域II内还可以形成其他结构的存储单元。在形成存储阵列的位线之前，所述存储区域II还可以形成有其他半导体器件结构。
请参考图6，在***区域I形成反熔丝器件的栅极222和***晶体管的栅极232，在存储区域II形成存储阵列的位线215。
该具体形成栅极232和栅极222之前，还包括形成覆盖所述***区域I表面的栅介质材料层。
该具体实施方式中，所述栅极232、栅极222以及位线215同时形成，具体包括：在所述***区域I和存储区域II上形成栅极材料层，对所述栅极材料层进行图形化分别形成所述栅极232、栅极222以及位线215。在形成所述栅极232、栅极222的同时，刻蚀栅介质材料层，形成位于所述栅极232下方的栅介质层231，以及位于栅极222下方的栅介质层221。所述位线215位于所述漏极214的表面。
所述栅介质层221和栅极222覆盖部分有源区和部分隔离区201，仅在所述栅极222的一侧暴露出用于形成反熔丝器件的部分有源区。
在其他具体实施方式中，所述***区域I上的栅极以及存储区域II上的位线也可以单独形成。
形成所述栅极232和栅极222之后，还可以以所述栅极232和栅极222为掩膜，对***区域I进行轻掺杂离子注入，形成***电路晶体管的轻掺杂区233，同时在所述栅极222的一侧也形成轻掺杂区223。在进行所述轻掺杂离子注入的过程中，也可在所述存储区域II上形成有保护层，避免对所述存储区域II的有源区进行离子注入。
请参考图7，在所述反熔丝器件的栅极222两侧形成侧墙224、在***电路晶体管的栅极232两侧形成侧墙234，在所述位线215的两侧形成侧墙216。
所述侧墙234、侧墙224以及侧墙216同时形成，具体方法包括：形成覆盖所述***区域I和存储区域II的侧墙材料层，所述侧墙材料层覆盖所述栅极222、栅极232以及位线215的顶部和侧壁；采用无掩膜刻蚀工艺，刻蚀所述侧墙材料层，去除位于所述栅极222、栅极232以及位线215顶部及衬底200表面的侧墙材料层，形成分别覆盖栅极222侧壁的侧墙224、覆盖栅极232侧壁的侧墙234以及覆盖位线215侧壁的侧墙215。同时形成各个侧墙，有利于减少工艺步骤。
请参考图8，同时去除所述位线215以及反熔丝器件的栅极222两侧的侧墙216和侧墙224(请参考图7)。
由于后续需要在所述存储区域II上方形成连接所述源极213的电容器，所述源极213表面需要形成电连接部，以连接电容器的下电极，因此，需要在所述源极213表面留出足够的横向空间，因此，需要去除所述位线215两侧的侧墙。在该具体实施方式中，在去除所述位线215两侧的侧墙216的同时，去除反熔丝器件的栅极222两侧的侧墙224，无需增加额外的工艺步骤。
去除所述侧墙216和所述侧墙224的方法包括：在所述存储区域II和***区域I上覆盖掩膜层，利用同一掩膜版，对所述存储区域II和***区域I上的掩膜层进行图形化，暴露出所述反熔丝器件的栅极222及其两侧的侧墙224，以及存储区域的位线215及其两侧的侧墙216；然后采用各向异性或各向同性刻蚀工艺同时去除所述侧墙216和侧墙224。
请参考图9，以所述栅极232及其两侧侧墙234、栅极222为掩膜，对所述***区域I进行重掺杂离子注入，形成所述***电路晶体管的源/漏极235以及所述反熔丝器件的掺杂区225。所述掺杂区225的至少部分边缘与所述栅极222的边缘对齐或位于所述栅极222下方。
由于在进行所述重掺杂离子注入之前，所述反熔丝器件的栅极222两侧的侧墙被去除，因此，形成的所述掺杂区225完全替代之前步骤中形成的轻掺杂区233，使得所述掺杂区225与栅极222之间的距离缩短，降低击穿电流路径上的电阻，使得形成的反熔丝器件更易被击穿。
上述存储器的形成过程中，所述反熔丝器件的栅极222两侧的侧墙与位线215两侧的侧墙216同时被去除，因此无需增加额外的工艺步骤，也无需再对所述反熔丝器件栅极222下方的有源区进行额外的离子注入来降低击穿电路路径上的电阻，从而可以节约工艺步骤，并且，使得反熔丝器件更易被击穿。
在另一具体实施方式中，也可以在形成所述反熔丝器件的栅极、***电路晶体管的栅极以及所述存储阵列的位线之后，对所述***区域的栅极两侧的衬底进行轻掺杂离子注入；然后仅在所述***电路晶体管的两侧形成侧墙；再以所述***电路晶体管的栅极以及两侧的侧墙、反熔丝器件的栅极为掩膜对所述***区域的衬底进行重掺杂离子注入，形成所述源/漏极和反熔丝器件的掺杂区。由于仅在所述***电路晶体管的栅极两侧形成侧墙，因此无需再进行反熔丝器件的栅极以及位线两侧侧墙的去除步骤，从而可以进一步节约工艺步骤。
以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
Claims (10)
1.一种芯片，其特征在于，包括：
衬底，所述衬底包括存储区域和***区域；
存储阵列，形成在所述存储区域内；
至少一个反熔丝器件，形成在所述***区域内，所述反熔丝器件用于修复所述存储阵列内由失效存储单元造成的存储缺陷；
所述反熔丝器件包括：
位于衬底表面的栅极结构，所述栅极结构包括位于衬底表面的栅介质层和位于所述栅介质层表面的栅极；
在平行于衬底表面方向的所述栅极结构一侧的衬底内的掺杂区，所述掺杂区的至少部分边缘与所述栅极的边缘对齐或位于所述栅极下方。
2.根据权利要求1所述的芯片，其特征在于，所述存储阵列包括：主存储阵列和冗余存储阵列，所述冗余存储阵列内的冗余存储单元用于替代所述主存储阵列内的失效存储单元进行数据存储。
3.根据权利要求2所述的芯片，其特征在于，所述至少一个反熔丝器件构成可编程模块，用于记录所述主存储阵列内失效存储单元或/和冗余存储阵列内的冗余存储单元的信息。
4.根据权利要求1所述的芯片，其特征在于，所述***区域的衬底包括有源区和围绕所述有源区的隔离区；所述栅极结构覆盖部分所述有源区及部分隔离区，仅暴露出位于所述栅极一侧的部分有源区。
5.根据权利要求1所述的芯片，其特征在于，所述反熔丝器件的栅极结构下方的衬底内形成有掺杂阱，所述掺杂阱与所述掺杂区的掺杂类型相反。
6.根据权利要求1所述的芯片，其特征在于，所述栅介质层的厚度为2nm～4nm。
7.根据权利要求1所述的芯片，其特征在于，所述芯片为存储器芯片，所述存储器包括SRAM存储器、DRAM存储器或者MRAM存储器中的任意一种。
8.根据权利要求1所述的芯片，其特征在于，所述***区域内还形成有***电路晶体管。
9.根据权利要求8所述的芯片，其特征在于，所述反熔丝器件的栅极、所述***电路晶体管的栅极与所述存储阵列的位线位于同一层。
10.根据权利要求8所述的芯片，其特征在于，所述***电路晶体管的栅极两侧侧壁覆盖有侧墙。
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| GR01 | Patent grant | ||
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