KR100289810B1 - 반도체 소자 제조를 위한 할로 이온 주입 방법 - Google Patents

반도체 소자 제조를 위한 할로 이온 주입 방법 Download PDF

Info

Publication number
KR100289810B1
KR100289810B1 KR1019990016626A KR19990016626A KR100289810B1 KR 100289810 B1 KR100289810 B1 KR 100289810B1 KR 1019990016626 A KR1019990016626 A KR 1019990016626A KR 19990016626 A KR19990016626 A KR 19990016626A KR 100289810 B1 KR100289810 B1 KR 100289810B1
Authority
KR
South Korea
Prior art keywords
ion implantation
halo ion
semiconductor substrate
halo
gate electrode
Prior art date
Application number
KR1019990016626A
Other languages
English (en)
Other versions
KR20000073375A (ko
Inventor
김재형
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019990016626A priority Critical patent/KR100289810B1/ko
Priority to US09/542,878 priority patent/US6458665B1/en
Publication of KR20000073375A publication Critical patent/KR20000073375A/ko
Application granted granted Critical
Publication of KR100289810B1 publication Critical patent/KR100289810B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본발명은 반도체 소자의 할로 이온주입 방법에 관한 것으로, 상대적으로 패턴의 밀집도가 높은 셀어레이 영역과, 상대적으로 패턴의 밀집도가 낮은 주변회로 영역으로 구성된 반도체 소자에 있어서, 셀어레이 영역의 소스/드레인 정션이 할로이온주입에 노출되지 않도록 함으로써 데이터 유지 특성을 향상시킬 수 있다.
본발명의 반도체 소자의 할로이온주입 방법은, 적어도 하나의 플랫존(31)을 갖는 반도체 기판을 준비하고, 상기 반도체 기판위에 게이트 산화막(미도시)을 형성하고, 상기 게이트 산화막위에 다수의 게이트 전극(32a, 32b)을 형성하되, 상기 각 게이트 전극(32a)은 상기 플랫존에 수평인 방향으로 배열되도록 하였을 때, 상기 플랫존의 위치에서 웨이퍼(반도체 기판)을 45도, 135도, 225도, 315도 수평 회전한 방향(d1', d2', d3', d4')에서 할로이온주입을 실시하는 반도체 소자의 할로이온주입 방법을 제공한다.

Description

반도체 소자 제조를 위한 할로 이온 주입 방법{HALO ION IMPLANTATION METHOD FOR FABRICATING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 다이내믹 랜덤 액세스 메모리(이하 디램(DRAM)이라 함) 소자의 셀 트랜지스터의 소스/드레인이 할로 이온주입에 노출되지 않도록 함으로써 데이터 유지 특성을 높인 반도체 소자의 할로 이온주입 방법에 관한 것이다.
할로 이온주입은, 쇼트 채널 효과가 일어나는 것을 방지하기 위해 트랜지스터의 소스/드레인의 내측벽(inside sidewalls)을 따라서 반도체 기판과 동일한 도전형의 불순물 이온을 반도체 기판내에 주입하는 것을 말한다. 결과적으로 소스/드레인 내측벽 근방의 반도체 기판의 불순물 농도는 다른 부분의 반도체 기판의 불순물 농도보다 높아진다.
다음 도1a 내지 도1c를 이용하여 종래 할로 이온주입 방법에 대해 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와 같이, 제1 도전형(예를들면 P형)의 반도체 기판(100)위에 게이트 산화막(101) 및 게이트 전극(102)을 형성한다.
다음으로, 상기 게이트 전극(102)을 마스크로하여 상기 반도체 기판내에 제2도전형(예를들면 n형)의 불순물 이온을 주입한 후 열처리하여, 후속하는 공정에서 설명하는 소스/드레인에 비해 상대적으로 얕은 정션 깊이를 갖는 얕은 불순물층(103)을 형성한다. 상기 제2도전형은 상기 제1도전형의 반대되는 도전형이다.
다음으로, 도1b에 도시된 바와 같이, 상기 게이트 전극(102) 아래에 상기 얕은 불순물층(103)의 측벽 근방에 상기 반도체 기판(100)의 도전형과 같은 도전형 즉 제1도전형(P형)의 불순물 이온을 주입하여 할로이온주입층(104)을 형성한다. 이때, 게이트 전극(102)아래쪽에 할로 이온주입을 하기 위해, 반도체 기판(100)의 표면과 수직을 이루는 방향으로부터 약 25~30도의 기울어진 방향에서 이온주입을 실시한다. 이때, 상기 25~30도 기울어진 입사각을 경사각이라 하며 도1b에서 θ로 표시하였다.
일반적으로, 할로 이온주입층을 게이트 전극(202a)(202b)의 안쪽에 형성하기 위해서는, 반도체 기판의 수직 방향을 기준으로 약 25-30°의 기울어진 각도(즉 θ=25~30°)로 불순물 이온을 주입한다.
다음으로, 도1c에 도시된 바와 같이, 상기 게이트 전극(102)의 측벽에 절연막으로 된 사이드월 스페이서(105)를 형성한다. 다음으로, 상기 사이드월 스페이서(105)를 마스크로하여 상기 반도체 기판(100)내에 제2 도전형의 불순물을 주입한 후 열처리하여, 상기 얕은 불순물층(103)에 비해 상대적으로 깊은 정션 깊이를 갖는 깊은 불순물층(106)를 형성한다. 상기 깊은 불순물층(106)은 트랜지스터의 소스/드레인이라고 하며, 상기 얕은 불순물층(103)은 흔히 반도체 제조공정에서 LDD(lightly doped drain)이라고 불린다.
상기 할로 이온주입 공정에 대해 상세히 설명하면 다음과 같다. 종래의 디램소자의 제조공정에서는, 트랜지스터의 레이아웃을 작성할 때, 웨이퍼의 플랫 존(flat zone)을 기준으로하여 수직 또는 수평 방향으로 레이아웃을 배열하였다.
도2는 종래 반도체소자의 레이아웃을 예시적으로 도시한 것이다. 도면부호 20은 웨이퍼를 나타내며, 도면부호 21은 플랫존이다. 파선을 중심으로 좌측에 도시한 것은 디램 소자의 셀 어레이 영역과 같이 패턴(게이트 전극)의 밀집도가 높은 영역(20a)이고, 파선의 우측에도시한 것은 디램소자의 주변회로 영역과 같이 상기 셀 어레이에 비해 상대적으로 패턴의 밀집도가 낮은 영역(20b)이다. 상기 패턴 밀집도가 높은 영역(20a)에는 게이트 전극(22a)이 밀집되어 있다. 게이트 전극(22a)의 양측에 도시된 도면부호 23a은 트랜지스터의 소스/드레인으로 동작하는 불순물 영역(23a)을 나타낸다. 또, 패턴 밀집도가 상대적으로 낮은 영역(20b)에는 게이트 전극(22b)와 불순물 영역(23b)이 도시되어 있다.
또, 도2에서 하얀색 바탕의 화살표 (24)는 할로 이온 주입시, 소스/드레인(23a, 23b)이 할로 이온 주입에 노출되는 이온주입 방향을 나타낸 것이다. 또 사선무니의 화살표(25)는 소스/드레인(23a)에 할로 이온이 주입되지 않는 할로 이온 주입 방향을 나타낸다.
자세히 설명하면 다음과 같다.
도2의 패턴밀집도가 낮은 영역(20b)에 도시된 바와 같이 디램 소자에 있어서 주변회로 영역(20b)의 게이트 전극(22b)의 패턴은 플랫존(21)에 평행하기도 하고 또한 플랫존(21)과 직교하는 방향으로 배열되기도 한다. 다라서, 주변회로부 트랜지스터의 모든 소스/드레인(23a) 근방에 할로 이온주입을 실시하기 위해서는, 플랫존이 위치한 방향(d1) 및 플랫존(21)으로부터 웨이퍼를 90도 회전한 방향(d2), 180도 회전한 방향(d3), 270도 회전한 방향(d4)에서 각각 할로 이온 주입을 실시하였다. 따라서, 동일한 웨이퍼(20)내에 있는 셀영역(20a)에도 4방향(d1, d2, d3, d4)에서 할로 이온주입이 실시되었다. 그러나, 디램 소자의 집적도가 높아지면서 패턴(게이트 전극)간의 간격이 매우 좁아졌고, 따라서 d1방향과 d3방향에서 할로 이온주입을 실시할 경우에는 게이트 전극(22a)에 의해 이온주입이 차단되어 소스/드레인(23a)에 할로 이온이 거의 주입되지 않는다. 그러나 d2 방향 및 d4의 방향(셀어레이 영역의 게이트 전극(22a)의 길이방향)에서 할로 이온주입을 할 경우에는 소스/드레인(23a)이 할로 이온주입에 그대로 노출된다.
좀더 자세히 설명하자면, 도3a에 도시된 바와 같이, 25방향(즉 d1, d3방향)으로 할로 이온이 주입되는 경우에는 게이트 전극(22a)이 이온주입 마스크의 역할을 하게 된다. 그러나 24방향(d2, d4 방향)인 경우에는 할로이온의 차단 마스크가 없으므로 그대로 소스/드레인(23a)에 할로 이온이 주입된다.
도3a는 도2의 IIIb-IIIb선에 따른 종단 사시도이고, 도3b는 도2의 IIIb-IIIb선에 따른 종단면도 이므로 도2와 도3a, 도3b에서 동일한 도면 부호는 동일한 구성요소를 나타낸다.
그런데 최근 디램의 집적도가 기하급수적으로 증가되면서, 셀의 크기가 작아졌고, 결과적으로 커패시터의 용량 또한 감소되었다. 따라서, 상기와 같은 이유로 인하여 디램셀 트랜지스터의 소스/드레인에 주입된 할로이온은 데이타 유지 특성 악화라는 역효과를 초래하게 되었다.
즉, 할로 이온주입층은 불순물의 농도가 높기 때문에, 소스/드레인 정션이 할로 이온주입 공정을 적용하지 않은 경우에 비해 더욱 급격한 정션(more abrupt junction)을 형성하게 되고, 결과적으로 할로 이온주입을 실시한 소스/드레인 정션에서 전계의 집중이 더욱 강하게 일어난다. 또, 디램셀은 하나의 트랜지스터와 하나의 커패시터로 구성되는데, 커패시터의 노드전극에 연결되는 소스 또는 드레인 정션의 전계가 증가되면, 데이타 유지 시간이 짧아져 결국 리프레시 특성의 저하를 가져온다. 따라서, 디램셀내에서의 데이타 유지 특성을 향상시키기 위해서는 디램셀 트랜지스터에는 할로 이온주입 공정을 적용하지 않고, 주변회로 또는 코어 회로에만 할로 이온주입 공정을 적용할 필요가 있다.
따라서, 디램 소자내에서 주변회로와, 코어 회로에만 할로이온주입을 실시하고, 셀 트랜지스터에는 할로 이온주입을 막기 위해서는, 디램셀위에 이온 주입마스크를 형성하여, 할로 이온주입 공정을 실시할 수도 있다. 그러나 그러한 방법은, 이온 주입 마스크를 형성하기 위한 포토리소그라피 공정이 추가되며, 그에 따른 이온 주입 마스크의 제거 및 세정공정등이 추가 되어 공정이 번잡해지고, 또한 반도체 기판의 손상 및 오염을 동반하므로 반도체 소자의 신뢰성에 악영향을 미친다.
따라서, 본발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로, 종래의 공정에 포토리소그라피 공정 및 세정과 같은 추가 공정 없이 디램 소자의 데이터 유지 특성 및 리프레시 특성을 향상시킬 수 있는 할로 이온 주입방법을 제공하는 것을 목적으로 한다.
또, 본 발명은 셀어레이와 같이 게이트 전극이 패턴 밀집도가 높은 부위와, 주변회로와 같이 게이트 전극의 패턴 밀집도가 상대적으로 낮은 부위를 갖는 반도체 소자에 있어서, 별도의 마스크 형성 공정 없이, 패턴 밀집도가 낮은 부위의 소스/드레인에만 할로 이온이 주입되도록 하고 패턴 밀집도가 높은 부위에는 할로 이온이 주입되지 않도록 하는 반도체 소자의 할로 이온주입방법을 제공하는 것을 목적으로 한다.
본 발명의 목적을 달성하기 위하여, 반도체 기판상의 셀 어레이 영역에 다수의 게이트 전극을 일방으로 평행하게 배열되도록 형성하는 공정과, 상기 게이트 전극의 길이방향(신호전달방향)과 직교하는 방향을 기준으로 하여 웨이퍼를 시계방향으로 또는 반시계 방향으로 45°±20°의 범위내에서 수평회전한 각도에서 수직경사각 25~30°의 범위에서 할로이온을 주입하는 공정을 포함하는 반도체 소자의 할로이온주입 방법을 제공한다.
본발명의 목적을 달성하기 위하여, 디램소자의 셀트랜지스터의 게이트 전극을 플랫존과 수평인 방향 또는 수직인 방향으로 배열하였을 때, 상기 플랫존과 직교하는 방향을 기준으로하여 웨이퍼를 φ만큼(이때 φ는 45°±20°) 회전한 방향에서 이온주입을 실시하는 것을 특징으로 하는 반도체 소자의 할로이온주입 방밥을 제공한다.
또 본발명의 목적을 달성하기 위하여, 게이트 전극 밀집도가 상대적으로 낮은 영역과 게이트 전극 밀집도가 상대적으로 높은 영역을 갖는 반도체 소자에 있어서, 게이트 전극의 밀집도가 상대적으로 낮은 영역에만 할로 이온을 주입하기 위하여,
게이트 전극이 밀집도가 높은 영역의 게이트 전극의 길이방향과 직교하는 방향으로부터 45°±20°의 방향에서 할로 이온주입을 실시하는 것을 특징으로 하는 반도체 소자의 할로이온 주입방법을 제공한다.
또한 본발명의 목적을 달성하기 위하여, 게이트 전극 밀집도가 상대적으로 낮은 영역과 게이트 전극의 밀집도가 상대적으로 높은 영역을 갖는 반도체 소자에 있어서, 게이트 전극의 밀집도가 상대적으로 낮은 영역에만 할로 이온을 주입하기 위하여,
상기 게이트 전극의 밀집도가 상대적으로 높은 영역에 형성된 게이트 전극의 길이방향과 직교하는 방향으로부터 시계방향 또는 반시계 방향으로 웨이퍼를 회전한 수평회전각을 φ, 웨이퍼 표면으로부터 수직인 방향을 기준으로 한 입사이온의 수직 경사각을 θ, 디램소자의 셀 어레이를 구성하는 다수의 트랜지스터의 게이트 전극의 높이를 h, 상기 게이트 전극과 전극 사이의 스페이스의 길이를 s라고 할 때, │tanφ x cos θ│ > s/h의 조건을 만족하는 범위내에서 할로이온을 주입하는 것을 특징으로 하는 반도체 소자의 할로 이온 주입 방법을 제공한다.
특히, 바람직하게는 상기 웨이퍼의 수평회전각φ는 45°, 135°225°, 315°, 또 수직경사각 θ는 25~30°의 범위인 것을 특징으로 하는 반도체 소자의 할로 이온을 주입방법을 제공한다.
도1은 종래 할로이온주입 방법을 설명하기 위한 반도체 소자의 종단면도이다.
도2는 종래 반도체 소자의 할로 이온주입 방향을 설명하기 위해 반도체 기판을 개략적으로 도시한 것이다.
도3a는 도2의 IIIb-IIIb선에 따른 종단 사시도이다.
도3b는 도2의 IIIb-IIIb선에 따른 종단면도이다.
도4는 본발명의 할로 이온 주입 방향을 설명하기 위해 반도체 기판을 개략적으로 도시한 것이다.
도5는 도4의 V-V선에 따른 종단면도이다.
도6은 본발명의 동작원리를 설명하기 위한 개략적인 반도체 소자의 종단면도이다.
〈도면부호에 대한 간단한 설명>
100 : 반도체 기판
101 : 게이트산화막
102 : 게이트전극
103 : 얕은 불순물층
104 : 할로이온주입층
105 : 사이드월 스페이서
106 : 소스/드레인
20 : 반도체 기판
20a : 셀어레이 영역, 패턴 밀집도가 높은 영역
20b : 주변회로영역, 패턴 밀집도가 낮은 영역
21 : 플랫존
22a, 22b : 게이트 전극
23a, 23b : 소스/드레인 영역
24 : 할로 이온 주입 방향중 소스/드레인에 할로 이온이 주입되는 방향.
25 : 할로 이온 주입 방향중 소스/드레인에 할로 이온이 주입되지 않는 방향
d1, d2, d3, d4 : 할로이온주입 방향.
30 : 반도체 기판
30a : 셀어레이 영역, 패턴 밀집도가 높은 영역
30b : 주변회로 영역, 패턴 밀집도가 낮은 영역
31 : 플랫존
32a, 32b : 게이트 전극
33a, 33b, 33c, 33d : 소스/드레인
d1', d2', d3', d4' : 할로 이온 주입 방향.
P : 게이트전극의 길이방향
L : 게이트 전극의 길이
y-y : 채널방향, 게이트 전극의 길이방향과 직교하는 방향.
본발명의 일실시례를 도4를 이용하여 설명하면 다음과 같다.
먼저, 적어도 하나의 플랫존(31)을 갖는 웨이퍼(30)를 준비한다. 상기 웨이퍼(30)은 패턴의 밀집도가 높은 셀 어레이영역(30a)과 패턴의 밀집도가 낮은 주변회로영역(30b)으로 구획될 수 있으며 도4에는 설명의 편의를 위하여 파선을 중심으로하여 좌측을 셀 어레이영역(30a)으로 표시하였고 파선의 우측을 주변회로 영역(30b)으로 표시하였다.
다음으로, 상기 웨이퍼(30)위에 게이트 산화막(미도시)을 형성하고, 상기 게이트 산화막(미도시)위에 메모리 셀 트랜지스터의 게이트 전극(32a)들과 주변회로부 트랜지스터의 게이트 전극(32b)을 형성한다. 상기 게이트 전극(32a)(32b)을 형성하는 방법은, 일반적으로 잘 알려져 있는 방법에 의해 형성한다.
또, 상기 각 게이트 전극(32a)(32b)들은 상기 플랫존(31)과 평행한 방향으로 배열되거나 직교하는 방향으로 배열되도록 형성하였다. 좀더 상세히 설명하면 메모리 셀 트랜지스터의 게이트 전극(32a)은 플랫존(31)과 평행하게 배열되어 있고, 주변회로부 트랜지스터의 게이트 전극(32b)은 플랫존(31)과 평행한 방향으로 배열된 부분도 있고 직교하는 방향 으로 배열된 부분도 있다.
도면부호 33a, 33b, 33c, 33d는 각 트랜지스터의 소스/드레인이 형성될 영역이다.
다음으로, 상기 게이트 전극(32a)의 길이(L)방향(예를들면 게이트전극의 신호가 전달되는 방향)과 직교하는 방향 즉 트랜지스터의 채널이 형성되는 방향(도3에서 y-y로 표시됨)을 기준으로 하여 웨이퍼를 일방향 예를들면 시계방향 또는 반시계방향중의 어느 한 방향으로 수평회전각 φ만큼 회전한 후 1차 할로 이온주입을 실시한다. 상기 채널이 형성되는 방향(y-y)으로부터 시계방향으로 수평회전각 φ만큼 웨이퍼를 회전한 방향을 d1' 또는 d3'라 한다. 이때, d1'와 d3'는 서로 대응하는 방향 즉 180도 회전된 방향이다.
다음으로, 상기 채널이 형성되는 방향(y-y)으로부터 수평회전각 φ만큼 웨이퍼를 반시계방향으로 수평 회전한 방향은 d2', d4'로 도시하였고, 역시 d2'와 d4'는 서로 대응하는 방향에 있다.
할로 이온주입을 할 때, 이때 웨이퍼 표면에 대해 입사하는 할로 이온의 수직입사각(또는 경사각)은 θ라고 하며 25도 내지 30도 인 것이 바람직하다.
상기 d1', d2', d3', d4'중의 어느 한 방향으로부터 1차 할로 이온주입을 한 후, 웨이퍼를 회전하여 순차적으로 그중 나머지 다른 방향에서 2차, 3차, 4차 할로이온주입을 실시한다.
이때, 상기 수평회전각 φ은 45±25°의 범위에 있는 것이 바람직하다. 즉 도4에서 도시한 P방향(즉 게이트 전극의 길이(L)방향)으로 할로 이온이 주입되면 셀 어레이내의 소스/드레인(33a)에 할로 이온이 주입되기 때문이다. P방향에서 할로 이온이 주입되는 것을 피하기 위해서는 게이트 전극의 대각선 방향으로 할로 이온을 주입해야 필요가 있다.
상기 수평회전각φ를 45°라 할 때, 플랫존(31)에서 φ만큼 시계방향으로 회전한 방향인 d1'에서 1차 할로이온을 주입할 경우, 주변회로부의 소스/드레인(33b)에 할로 이온이 주입된다. 또한 d1'로부터 웨이퍼를 시계방향으로 90도 더 회전하여 플랫존으로부터 135°방향인 d2'방향에서 2차 할로 이온주입을 실시하는 경우에는 소스/드레인(33c)에 할로 이온이 주입된다. 다음으로, 다시 웨이퍼를 회전하여 플랫존으로부터 225°방향인 d3'로부터 3차 할로 이온주입을 할 경우, 그리고 플랫존으로부터 315°의 방향인 d4'로부터 4차 할로 이온주입을 할 경우 소스/드레인(33d)에 할로 이온이 주입된다.
즉 d1', d2', d3', d4'의 어느 방향으로부터 할로 이온주입을실시하더라도 셀어레이 영역(30a)의 소스/드레인(33a)에는 할로 이온이 주입되지 않는다. 셀어레이내의 게이트 전극(32a)의 길이방향 및 그와 직교하는 방향으로 할로 이온을 주입하지 않고 그 대각선방향에서 할로이온을 주입함으로써 게이트 전극이 할로 이온주입이 마스크역할을 하여 셀 어레이내의 소스/드레인(33a)에 할로 이온이 주입되는 것을 막는다.
도4에서 힌색 바탕의 화살표(34)는 소스/드레인에 할로 이온이 주입되지 않는 이온주입 방향을 나타내고, 사선 바탕의 화살표(35)는 소스/드레인에 할로 이온이 주입되는 이온주입 방향을 나타낸다.
도5는 도4의 V-V선에 따른 종단면도로서, 도5에서 도4의 도면부호와 일치하는 부분들은 도4의 구성요소와 같은 구성요소를 나타낸다. 도5에 도시된 바와 같이, 게이트 전극(32a)은 할로 이온주입시 마스크 역할을 한다.
본발명의 동작원리는 할로 이온주입공정시, 할로 이온의 주입방향을 조절함으로써 디램 셀 어레이 내의 트랜지스터의 소스/드레인이 할로 이온주입에 노출되지 않도록 하는 것이다. 그 결과로써 별도의 마스크 패턴을 형성하지 않고도, 셀 어레이 내에는 할로 이온을 주입하지 않고, 주변회로 및 코어 회로에만 할로 이온이 주입되도록 하여, 메모리 셀의 데이터 유지 특성을 향상시킴과 동시에 주변회로의 펀치쓰루에 대한 내성을 유지할 수 있도록 한다.
도6은 도4에서 V-V선에 따른 종단 사시도를 나타낸 것이다. 반도체 기판(30) 상면에 게이트 산화막(35)이 형성되어 있고, 게이트 산화막(35) 상면에 게이트 전극(32a)가 형성되어 있다. 상기 게이트 전극(32a)의 높이는 h로 표시하였다. 일반적으로 반도체 소자 제조시 게이트 전극의 상면에 절연캡층(insulation cap layer, 도6에서는 미도시)를 형성하는 경우가 많으며, 여기서 h는 그러한 절연캡층의 높이를 포함하는 높이이다. 상기 게이트 전극(32a)과 그 인접하는 게이트 전극(32a)사이의 반도체 기판(30)내에 소스/드레인(33a)이 형성되어 있다. 상기 게이트 전극(32a)와 그 인접하는 게이트 전극(32a) 사이의 이격 거리를 s라고 표시하였다. 또, 할로이온주입시 이온이 입사하는 입사각(웨이퍼의 표면과 수직인 방향으로부터 기울어진 경사 각도)을 θ로 표시하였다. 또한, 게이트 전극(32a)의 폭(W)방향 즉 트랜지스터의 채널이 형성되는 방향을 기준으로하여 할로 이온이 입사하는 수평방향의 경사각을 φ로 표시하였다. 여기서 수평방향의 경사각이란 도4에서 수평회전각φ와 같은 각이다.
이때, 상기 h, s, φ, θ가 다음의 식과 같은 관계에 있을 때, 셀어레이의 소스/드레인(33a)에 할로이온이 주입되지 않는다.
〈식>
별도의 포토리소그라피 공정을 수행하지 않고도, 셀 트랜지스터의 소스/드레인 정션이 할로 이온주입에 노출되지 않도록 함으로써, 셀 트랜지스터의 데이터 유지 특성 및 리프레시 특성을 향상시키고, 주변회로 트랜지스터의 펀치 쓰루 현상 방지 효과를 동시에 얻음으로써 반도체 소자의 신뢰성을 향상시키는 효과가 있다.

Claims (6)

  1. 셀어레이 영역과 주변회로 영역으로 구성된 반도체 소자를 형성하기 위하여,
    적어도 하나의 플랫존을 가지며, 불순물로 도핑되어 있는 반도체 기판을 준비하는 공정과;
    상기 반도체 기판상에 게이트 산화막을 형성하는 공정과;
    상기 게이트 산화막위에 상기 셀어레이 영역 및 상기 주변회로 영역의 게이트 전극을 각각 다수개 형성하는 공정과; 이때, 셀 어레이 영역의 각 게이트 전극을 상기 플랫존에 수평인 방향 또는 수직인 방향중 어느 한방향으로 평행하게 배열하도록 하는 것을 특징으로 하며,
    상기 셀 어레이 영역의 게이트 전극의 길이방향과 직교하는 방향으로부터 그 시계방향 또는 반시계방향으로 φ만큼 웨이퍼를 회전한 각도 마다 순차적으로 상기 반도체 기판의 불순물과 같은 도전형의 불순물 이온을 상기 반도체 기판내에 주입하는 공정; 을 포함하고
    이때, 상기 φ는 45°±25°내의 범위에 있는 것을 특징으로 하는 반도체 소자의 할로이온주입 방법.
  2. 제1항에 있어서, 상기 불순물 이온을 주입하는 공정은, 반도체 기판 표면과 수직인 방향으로부터 25~30°정도 기울은 경사각으로 이온을 주입하는 공정인 것을 특징으로 하는 반도체 소자의 할로 이온주입 방법.
  3. 셀어레이 영역과 주변회로 영역을 갖는 반도체 소자를 제조하기 위하여,
    적어도 하나의 플랫존을 갖고 있고 불순물로 도핑된 반도체 기판을 준비하는 공정과,
    상기 반도체 기판상에 게이트 산화막을 형성하는 공정과,
    셀 어레이 영역의 상기 게이트 산화막 위에 다수의 게이트 전극을 형성하되 상기 각 게이트 전극은 상기 플랫존에 수평인 방향 또는 수직인 방향중 어느 한방향으로 평행하게 배열하도록 하는 공정과,
    상기 각 게이트 전극을 마스크로하여 상기 반도체 기판내에 할로이온주입을 하는 공정을 포함하고,
    이때, 상기 할로이온주입공정은,
    상기 셀어레이 영역에 형성된 게이트 전극간의 이격거리를 s, 게이트 전극의 높이를 h, 게이트 전극의 길이방향과 직교하는 방향을 기준으로하여 불순물 이온이 입사하는 방향의 수평각도를 φ, 반도체 기판 표면과 수직인 방향을 기준으로하여 불순물 이온이 입사하는 방향의 수직 경사각을 θ라 할 때, 식을 만족시키는 범위내에서 수행하는 것을 특징으로 하는 반도체 소자의 할로이온주입 방법.
  4. 제3항에 있어서, 상기 게이트 전극의 길이방향은 상기 플랫존과 평행인 방향인 것을 특징으로 하는 반도체 소자의 할로이온주입 방법.
  5. 제4항에 있어서, 상기 ψ는 45도 인 것을 특징으로 하는 반도체 소자의 할로이온주입 방법.
  6. 제4항에 있어서, 상기 할로이온주입 공정은 상기 플랫존이 위치하는 방향을 중심으로하여 시계방향으로 웨이퍼를 약 45도 회전한 후 1차 할로이온주입을 실시하고, 다음으로 상기 플랫존이 위치하는 방향을 중심으로하여 웨이퍼를 135도 회전한 방향에서 2차 할로 이온주입을 실시하고, 다음으로 상기 플랫존이 위치하는 방향을 중심으로 하여 웨이퍼를 225도 회전한 방향에서 3차 할로이온 주입, 315도 회전한 방향에서 4차 할로 이온주입을 실시하는 공정인 것을 특징으로 하는 반도체 소자의 할로이온주입 방법.
KR1019990016626A 1999-05-10 1999-05-10 반도체 소자 제조를 위한 할로 이온 주입 방법 KR100289810B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019990016626A KR100289810B1 (ko) 1999-05-10 1999-05-10 반도체 소자 제조를 위한 할로 이온 주입 방법
US09/542,878 US6458665B1 (en) 1999-05-10 2000-04-04 Halo ion implantation method for fabricating a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990016626A KR100289810B1 (ko) 1999-05-10 1999-05-10 반도체 소자 제조를 위한 할로 이온 주입 방법

Publications (2)

Publication Number Publication Date
KR20000073375A KR20000073375A (ko) 2000-12-05
KR100289810B1 true KR100289810B1 (ko) 2001-05-15

Family

ID=19584552

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990016626A KR100289810B1 (ko) 1999-05-10 1999-05-10 반도체 소자 제조를 위한 할로 이온 주입 방법

Country Status (2)

Country Link
US (1) US6458665B1 (ko)
KR (1) KR100289810B1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050107582A1 (en) * 2003-07-30 2005-05-19 Alfred Wong Method for the preparation of phytosterols from tall oil pitch
JP4302952B2 (ja) * 2002-08-30 2009-07-29 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US6743684B2 (en) * 2002-10-11 2004-06-01 Texas Instruments Incorporated Method to produce localized halo for MOS transistor
US6660605B1 (en) 2002-11-12 2003-12-09 Texas Instruments Incorporated Method to fabricate optimal HDD with dual diffusion process to optimize transistor drive current junction capacitance, tunneling current and channel dopant loss
KR100695496B1 (ko) * 2004-01-13 2007-03-15 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US20070018253A1 (en) * 2005-07-21 2007-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell and manufacturing methods
US7335563B2 (en) * 2005-11-09 2008-02-26 International Business Machines Corporation Rotated field effect transistors and method of manufacture
US7635920B2 (en) 2006-02-23 2009-12-22 Freescale Semiconductor, Inc. Method and apparatus for indicating directionality in integrated circuit manufacturing
US7449386B2 (en) * 2006-11-16 2008-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Manufacturing method for semiconductor device to mitigate short channel effects
JP2009218580A (ja) * 2008-03-06 2009-09-24 Toshiba Corp ２方向ハロ注入
CN101752231B (zh) * 2008-12-08 2011-05-11 中芯国际集成电路制造(上海)有限公司 袋形注入区的离子注入方法及mos晶体管的制造方法
CN101752229B (zh) * 2008-12-15 2011-12-07 中芯国际集成电路制造(上海)有限公司 袋形注入区的离子注入方法及mos晶体管的制造方法
US8089118B2 (en) * 2009-06-10 2012-01-03 Broadcom Corporation Method for selective gate halo implantation in a semiconductor die and related structure
US8877596B2 (en) 2010-06-24 2014-11-04 International Business Machines Corporation Semiconductor devices with asymmetric halo implantation and method of manufacture
KR101128883B1 (ko) * 2010-09-15 2012-03-26 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR102046761B1 (ko) 2013-01-14 2019-12-02 삼성전자 주식회사 비휘발성 메모리 장치
KR102150969B1 (ko) 2013-12-05 2020-10-26 삼성전자주식회사 반도체 장치 및 그 제조방법
US20150187915A1 (en) * 2013-12-26 2015-07-02 Samsung Electronics Co., Ltd. Method for fabricating fin type transistor

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5320974A (en) * 1991-07-25 1994-06-14 Matsushita Electric Industrial Co., Ltd. Method for making semiconductor transistor device by implanting punch through stoppers
US5459085A (en) * 1994-05-13 1995-10-17 Lsi Logic Corporation Gate array layout to accommodate multi angle ion implantation
US5786249A (en) * 1996-03-07 1998-07-28 Micron Technology, Inc. Method of forming dram circuitry on a semiconductor substrate
US5908313A (en) * 1996-12-31 1999-06-01 Intel Corporation Method of forming a transistor
KR100223846B1 (ko) * 1997-05-28 1999-10-15 구본준 반도체 소자 및 그의 제조방법
US6005296A (en) * 1997-05-30 1999-12-21 Stmicroelectronics, Inc. Layout for SRAM structure
US6083794A (en) * 1997-07-10 2000-07-04 International Business Machines Corporation Method to perform selective drain engineering with a non-critical mask
US5872030A (en) * 1997-10-27 1999-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of improving beta ratio in SRAM and device manufactured thereby
US6008094A (en) * 1997-12-05 1999-12-28 Advanced Micro Devices Optimization of logic gates with criss-cross implants to form asymmetric channel regions
US5970353A (en) * 1998-03-30 1999-10-19 Advanced Micro Devices, Inc. Reduced channel length lightly doped drain transistor using a sub-amorphous large tilt angle implant to provide enhanced lateral diffusion
US6232166B1 (en) * 1998-11-06 2001-05-15 Advanced Micro Devices, Inc. CMOS processing employing zero degree halo implant for P-channel transistor
US6194278B1 (en) * 1999-06-21 2001-02-27 Infineon Technologies North America Corp. Device performance by employing an improved method for forming halo implants
US6579751B2 (en) * 1999-09-01 2003-06-17 Micron Technology, Inc. Semiconductor processing methods of forming integrated circuitry
US6197632B1 (en) * 1999-11-16 2001-03-06 International Business Machines Corporation Method for dual sidewall oxidation in high density, high performance DRAMS

Also Published As

Publication number Publication date
KR20000073375A (ko) 2000-12-05
US6458665B1 (en) 2002-10-01

Similar Documents

Publication Publication Date Title
KR100289810B1 (ko) 반도체 소자 제조를 위한 할로 이온 주입 방법
KR0121992B1 (ko) 반도체장치 및 그 제조방법
US7247541B2 (en) Method of manufacturing a semiconductor memory device including a transistor
US7550352B2 (en) MOS transistor having a recessed gate electrode and fabrication method thereof
US7381612B2 (en) Method for manufacturing semiconductor device with recess channels and asymmetrical junctions
US20060270153A1 (en) Method for fabricating semiconductor device
US6767787B2 (en) Methods of forming integrated circuits using masks to provide ion implantation shielding to portions of a substrate adjacent to an isolation region therein
KR100890256B1 (ko) 리세스 채널 영역을 갖는 트랜지스터를 채택하는 반도체소자 및 그 제조 방법
US6645806B2 (en) Methods of forming DRAMS, methods of forming access transistors for DRAM devices, and methods of forming transistor source/drain regions
US6821842B1 (en) [DRAM structure and fabricating method thereof]
US7687350B2 (en) Method for manufacturing semiconductor memory device using asymmetric junction ion implantation
KR100321088B1 (ko) 반도체 장치 및 그 제조방법
KR100434702B1 (ko) 리플레쉬 특성을 향상시키기 위한 반도체 소자의 제조방법
KR100243741B1 (ko) 반도체 소자의 제조방법
CN1577749A (zh) 用于制造具有改善刷新时间的半导体装置的方法
KR100562303B1 (ko) 낮은 접합 커패시턴스를 갖는 모스 트랜지스터 및 그 제조방법
KR0167611B1 (ko) 트랜지스터 제조 방법
JP2004063527A (ja) 半導体記憶装置およびその製造方法
KR100306901B1 (ko) 반도체장치의접촉영역형성방법
KR950002184B1 (ko) 반도체 메모리장치의 제조방법
CN114446812A (zh) 测试结构及其制作方法
KR100869842B1 (ko) 디램 메모리 셀의 제조방법
JPH0410652A (ja) 電界効果トランジスタを有する半導体装置およびその製造方法
KR20060128283A (ko) 반도체 소자의 제조방법
KR19990004401A (ko) 반도체 소자의 트랜지스터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130128

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20140122

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20150121

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee