CN100382236C - 防止击穿的半导体元件的制造方法 - Google Patents
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Abstract
一种防止击穿的半导体元件的制造方法，此方法适用于基底，且基底中已形成有平行排列的多个元件隔离结构以定义出多个有源区，且这些元件隔离结构的上表面突出于基底表面。另外，在基底上已形成有平行排列的多条导体层，这些导体层与元件隔离结构交错，在导体层下方且位于每两个元件隔离结构之间已形成有多个沟槽式元件，而沟槽式元件包括设置于沟槽底部的第一导电型掺杂区。此方法包括先于元件隔离结构及导体层的侧壁形成间隙壁，再以间隙壁为掩模进行掺杂物注入工艺，以于两相邻的第一导电型掺杂区之间形成第二导电型掺杂区。
Description
技术领域
本发明涉及一种半导体元件的制造方法，特别是涉及一种防止击穿(anti-punch-through)的半导体元件的制造方法。
背景技术
随着集成电路产业的快速发展，在要求电路集成化越来越高的情况下，整个电路元件大小的设计也被迫往尺寸不停缩小的方向前进。当半导体元件的尺寸逐渐缩小时，元件之间的距离也会相对的缩小，当其距离缩短到某一定的程度之后，各种因工艺集成度提高所衍生的问题便会发生。因此，如何制造出尺寸缩小、高集成度，又能兼顾其品质的半导体元件是产业的一致目标。
图1所绘示为现有一种半导体元件的剖面示意图。请参照图1，半导体元件包括基底100、介电层102、沟槽式元件104与掺杂区106。其中，介电层102位于基底100上方，而沟槽式元件104位于部分基底100与介电层102中，且掺杂区106位于沟槽式元件104下方的基底100中。
然而，随着半导体元件集成度的提高，传统的半导体元件的制造方法出现了许多挑战。例如是，由于半导体工艺集成度的提高，而相邻的沟槽式元件104之间的距离也相对缩短，因此容易造成两相邻的掺杂区106之间产生电性击穿(punch through)(如图1中所示的箭头108)的问题，此问题会造成相邻的沟槽式元件104之间产生不正常的电性导通，而使得元件操作速度与元件效能不佳，甚至是造成元件短路(short)或断路(open)，进而大大地影响整个工艺的成品率与可靠性。
发明内容
有鉴于此，本发明的目的就是在提供一种防止击穿的半导体元件的制造方法，能够避免因元件之间的电性击穿的问题，使得元件操作速度与元件效能不佳，进而影响到工艺的成品率与可靠性。
本发明提出一种防止击穿的半导体元件的制造方法，此方法适用于基底，且此基底中已形成有平行排列的多个元件隔离结构以定义出多个有源区，且这些元件隔离结构的上表面突出于基底表面。另外，在基底上已形成有平行排列的多条导体层，这些导体层与元件隔离结构交错，在导体层下方且位于每两个元件隔离结构之间已形成有多个沟槽式元件，而沟槽式元件包括设置于沟槽底部的第一导电型掺杂区。此方法包括先于元件隔离结构及导体层的侧壁形成间隙壁，然后再以间隙壁为掩模进行掺杂物注入工艺，以于两相邻的第一导电型掺杂区之间形成第二导电型掺杂区。
依照本发明的优选实施例所述，上述的形成间隙壁的方法包括于基底上形成绝缘材料层，然后进行一各向异性蚀刻工艺，移除部分绝缘材料层以形成之。其中，间隙壁的材料包括氮化硅。
依照本发明的优选实施例所述，上述第二导电型掺杂区的范围由间隙壁的厚度所调整。
依照本发明的优选实施例所述，上述第一导电型掺杂区为P型掺杂区，而第二导电型掺杂区则为N型掺杂区。
依照本发明的优选实施例所述，上述第一导电型掺杂区为N型掺杂区，而第二导电型掺杂区则为P型掺杂区。
依照本发明的优选实施例所述，上述的沟槽式元件为沟槽式存储器。
依照本发明的优选实施例所述，上述的沟槽式元件为沟槽式电容器。
依照本发明的优选实施例所述，上述的沟槽式元件为沟槽式晶体管。
由于本发明利用间隙壁作为掩模，以自行对准的方式，进行掺杂物注入工艺，以于元件的掺杂区之间形成具有防止击穿特性的区域。因此，本发明可避免因产生电性击穿的问题，而使得元件效能不佳，进而影响到工艺的成品率与可靠性。而且，本发明可利用间隙壁的厚度以精准的控制防止击穿特性的区域的大小。此外，本发明的形成具有防止击穿特性的区域所使用的工艺可与互补式金氧半导体元件工艺整合在一起，因此不需耗费庞大的成本，即可发挥很大的功效。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图作详细说明如下。
附图说明
图1所绘示为现有一种半导体元件的剖面示意图。
图2A至图2C绘示为本发明一优选实施例的防止击穿的半导体元件的制造方法的流程上视图。
图3A至图3C绘示为本发明一优选实施例的防止击穿的半导体元件的制造方法的流程剖面图，且其分别绘示图2A至图2C中沿I-I’线的剖面图。
图4A至图4C绘示为本发明一优选实施例的防止击穿的半导体元件的制造方法的流程剖面图，且其分别绘示图2A至图2C中沿II-II’线的剖面图。
简单符号说明
100、200：基底
102、214：介电层
104：沟槽式元件
106：掺杂区
108：箭头
202：元件隔离结构
204：有源区
206：导体层
208：沟槽式元件
210：沟槽
212：N型掺杂区
216：绝缘材料层
216a：间隙壁
218：P型掺杂区
220：掺杂物注入工艺
具体实施方式
图2A至图2C绘示为本发明一优选实施例的防止击穿的半导体元件的制造方法的流程上视图。图3A至图3C为分别绘示图2A至图2C中沿I-I’线的剖面图。图4A至图4C为分别绘示图2A至图2C中沿II-II’线的剖面图。
首先，请同时参照图2A、图3A与图4A，提供一基底200。此基底200例如是硅基底。此基底200已形成有平行排列的多个元件隔离结构202，以定义出多个有源区204，且这些元件隔离结构202的上表面突出于基底200表面。其中，元件隔离结构202的形成方法例如是浅沟槽隔离法(ShallowTrench Isolation，STI)。
另外，在基底200上已形成有平行排列的多条导体层206，而这些导体层206与元件隔离结构202交错排列。其中，导体层206的材料例如是掺杂多晶硅，而其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成之；或者也可以采用临场(in-situ)注入掺杂物的方式，利用化学气相法形成之。而且，在各条导体层206下方、且位于每两个元件隔离结构202之间的有源区204中已形成有多个沟槽式元件208，其中，沟槽式元件208例如是沟槽式电容器、沟槽式晶体管或沟槽式存储器。
在一实施例中，在基底200上可形成介电层214，其中介电层214的材料例如是氧化硅、氧化硅/氮化硅/氧化硅或是其它合适的材料，而其形成方法例如是化学气相沉积法。
此外，沟槽式元件208包括设置于沟槽210底部的N型掺杂区212。其中，N型掺杂区212的形成方法例如是离子注入工艺。同样地，因为工艺集成度的提高，两相邻的N型掺杂区212亦容易发生电性击穿(punch through)的问题。
接着，请同时参照图2B、图3B与图4B，于基底200上形成一层绝缘材料层216。其中，此绝缘材料层216的材料例如是氮化硅，而其形成方法例如是化学气相沉积法。
继之，请同时参照图2C、图3C与图4C，移除部分绝缘材料层216，而于元件隔离结构202与导体层206的侧壁形成间隙壁216a。其中，移除部分绝缘材料层216以形成间隙壁216a的方法例如是进行一各向异性蚀刻工艺。
随后，以间隙壁216a为掩模，进行一掺杂物注入工艺220，以于两相邻的N型掺杂区212之间形成一P型掺杂区218。
特别是，P型掺杂区218与N型掺杂区212互为不同掺杂物的掺杂区，所以P型掺杂区218可作为具有防止击穿特性的区域，以防止电性击穿的问题。亦即是，P型掺杂区218可用以避免因相邻的N型掺杂区212之间的电性导通，而影响元件效能的问题。
在上述的实施例中，沟槽式元件208的导电型掺杂区与具有防止击穿特性的区域分别采用N型掺杂区以及P型掺杂区为例以详细说明之，然而本发明并不限定于此。另外，本发明亦可采用沟槽式元件208的导电型掺杂区与具有防止击穿特性的区域分别为P型掺杂区以及N型掺杂区的工艺。也就是说，本发明亦可于相邻的P型掺杂区之间形成N型掺杂区以防止电性击穿，以改善工艺的成品率与提高工艺的可靠性。
在本发明中，P型掺杂区218的范围(如图2C所示)可由间隙壁216a的厚度调整。换句话说，本发明利用间隙壁216a的厚度以准确的定义出预形成的掺杂区的位置与范围大小。
由上述可知，本发明于元件的掺杂区(N型掺杂区212)之间形成与其不同掺杂物的掺杂区(P型掺杂区218)，以避免元件间的电性击穿，而其利用间隙壁216a为掩模，以自行对准(self-aligned)方式定义出具有可防止击穿特性的区域(图2C的P型掺杂区218)，以避免相邻的元件间产生电性不正常导通的现象，亦即，其可避免元件间的电性击穿，如此可改善工艺的成品率与提高工艺的可靠性。
另外，本发明的防止击穿的掺杂区位于由元件隔离结构202与导体层206所围出的中心区域(如图2C所示)，且其以间隙壁216a为掩模，以自行对准方式进行离子注入工艺，因此将不会有影响其它的掺杂区域(如N型掺杂区212)的问题。
值得注意的是，本发明用以形成防止击穿的掺杂区的方法可与互补式金氧半导体元件工艺整合在一起。因此，本发明不需耗费庞大的人力与成本，即可发挥很大的功效。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
Claims (9)
1.一种防止击穿的半导体元件的制造方法，适用于一基底，该基底中已形成有平行排列的多个元件隔离结构以定义出多个有源区，且该些元件隔离结构的上表面突出于该基底表面，在该基底上已形成有平行排列的多条导体层，该些导体层与该些元件隔离结构交错，在该些有源区中的每个导体层下方分别已形成有一个沟槽式元件，每个沟槽式元件包括设置于一沟槽底部的一第一导电型掺杂区，该方法包括：
于该些元件隔离结构及该些导体层的侧壁形成一间隙壁；以及
以该间隙壁为掩模进行一掺杂物注入工艺，以于两相邻的该第一导电型掺杂区之间形成一第二导电型掺杂区。
2.如权利要求1所述的防止击穿的半导体元件的制造方法，其中形成该间隙壁的方法包括：
于该基底上形成一绝缘材料层；以及
进行一各向异性蚀刻工艺，移除部分该绝缘材料层。
3.如权利要求1所述的防止击穿的半导体元件的制造方法，其中该间隙壁的材料包括氮化硅。
4.如权利要求1所述的防止击穿的半导体元件的制造方法，其中该第二导电型掺杂区的范围由该间隙壁的厚度调整。
5.如权利要求1所述的防止击穿的半导体元件的制造方法，其中该第一导电型掺杂区为P型掺杂区；该第二导电型掺杂区为N型掺杂区。
6.如权利要求1所述的防止击穿的半导体元件的制造方法，其中该第一导电型掺杂区为N型掺杂区；该第二导电型掺杂区为P型掺杂区。
7.如权利要求1所述的防止击穿的半导体元件的制造方法，其中该沟槽式元件为沟槽式存储器。
8.如权利要求1所述的防止击穿的半导体元件的制造方法，其中该沟槽式元件为沟槽式电容器。
9.如权利要求1所述的防止击穿的半导体元件的制造方法，其中该沟槽式元件为沟槽式晶体管。
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|---|---|---|---|---|
| TWI549225B (zh) * | 2014-09-17 | 2016-09-11 | 華亞科技股份有限公司 | 記憶體結構及其製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1096135A (zh) * | 1993-03-03 | 1994-12-07 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
| US6077748A (en) * | 1998-10-19 | 2000-06-20 | Advanced Micro Devices, Inc. | Advanced trench isolation fabrication scheme for precision polysilicon gate control |
| US6248645B1 (en) * | 1998-05-28 | 2001-06-19 | Kabushiki Kaisha Toshiba | Semiconductor device having buried-type element isolation structure and method of manufacturing the same |
| US20020031890A1 (en) * | 2000-08-28 | 2002-03-14 | Takayuki Watanabe | Semiconductor device of STI structure and method of fabricating MOS transistors having consistent threshold voltages |
| US6777737B2 (en) * | 2001-10-30 | 2004-08-17 | International Business Machines Corporation | Vertical DRAM punchthrough stop self-aligned to storage trench |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1096135A (zh) * | 1993-03-03 | 1994-12-07 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
| US6248645B1 (en) * | 1998-05-28 | 2001-06-19 | Kabushiki Kaisha Toshiba | Semiconductor device having buried-type element isolation structure and method of manufacturing the same |
| US6077748A (en) * | 1998-10-19 | 2000-06-20 | Advanced Micro Devices, Inc. | Advanced trench isolation fabrication scheme for precision polysilicon gate control |
| US20020031890A1 (en) * | 2000-08-28 | 2002-03-14 | Takayuki Watanabe | Semiconductor device of STI structure and method of fabricating MOS transistors having consistent threshold voltages |
| US6777737B2 (en) * | 2001-10-30 | 2004-08-17 | International Business Machines Corporation | Vertical DRAM punchthrough stop self-aligned to storage trench |
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