KR0120933B1

KR0120933B1 - 반도체 메모리 장치 및 그 제조 방법

Info

Publication number: KR0120933B1
Application number: KR1019940000063A
Authority: KR
Inventors: 히데하루 미야께
Original assignee: 세끼모또 타다히로; 닛본덴기 가부시끼가이샤
Priority date: 1993-01-04
Filing date: 1994-01-04
Publication date: 1997-10-27
Also published as: US5383152A; JPH0777237B2; JPH06204427A; US5403766A

Abstract

적층된 캐패시터형 메모리셀을 갖고 있는 메모리장치는 각각 MOS 트랜지스터 및 축적 캐패시터를 포함한다. 캐피시터는 기판상의 층간 절연막을 통하여 형성된 상부면의 리세스를 갖고 있는 제1대향 전극, 제1대향 전극의 표면을 덮고 있는 제1절연막, 제1대향 전극의 리세스에 형성되고, 층간 절연막의 접촉 홀을 통하여 트랜지스터의 소스 영역과 접촉된 전하 축적 전극, 전하 축적 전극의 표면을 덮고 있는 제2절연막 및 제2절연막상에 형성된 제2대향 전극을 갖고 있다. 전하 축적 전극은 장치의 제조 시퀀스에 파괴되지 않는다. 전하 축적 전극이 대응하는 접촉 홀에 배치될 때에 이탈된다고 하더라도, 층간 절연막은 불리하게 애칭되지 않게 된다.

Description

반도체 메모리 장치 및 그 제조 방법

제1a도 내지 제1c도는 각각 종래의 반도체 메모리 장치의 제조 시퀀스를 도시한 워드 라인에 수직인 부분 도면도.

제2a도 내지 제2c도는 각각 제1a도 내지 제1c도에 도시된 종래의 반도체 메모리 장치의 제조 시퀀스를 도시한 비트 라인에 수직인 부분 도면도.

제3도는 제1a도 내지 제1c도는 각각 종래의 반도체 메모리 장치에 갖고 있는 문제점을 설명한 워드 라인에 수직인 부분 도면도.

제4a도는 본 발명의 제1실시예에 따른 반도체 메모리 장치를 도시한 워드라인에 수직인 부분 단면도.

제4도는 제4a도의 라인 A-A를 따라 절취한 부분 단면도.

제5a도 내지 제5f도는 각각 제조 시퀀스를 도시한 제1실시예의 반도체 메모리 장치의 워드 라인에 수직인 부분 단면도.

제6a도 내지 제6f도는 각각 제조 시퀀스를 도시한 제1실시예의 반도체 메모리 장치의 비트 라인에 수직인 부분 단면도.

제7a도 내지 제7b도는 각각 제조 시퀀스를 도시한 본 발명의 제2실시예의 반도체 메모리 장치의 워드 라인에 수직인 부분 단면도.

제8도는 MOS 트랜지스터와 축적 캐패시터의 전하 축적 전극 사이의 위치 관계를 도시한 제1 및 제2실시예의 반도체 메모리 장치의 레이 아웃도.

* 도면의 주요부분에 대한 부호의 설명

1 : P형 실기콘 기판 2 : 필드 산화물막

3 : 게이트 산화물막 4g : 게이트 전극

4w : 워드 라인 5 및 15 : 비트 라인

5d 및 5s : N형 확산층 6 : 제1층간 절연막

7 : 제2층간 절연막 8 : 제1대향 전극

8a : 다결정 실리콘막 8b: 리세스

9 : 실리콘 질화물막 10 및 16 : 실리콘 산화물막

11 : 전하 축적 전극 12 : 제2절연막

13 : 제2대향 전극 14 : 제3층간 절연막

17 : 포토레지스트막 18 : 접촉 홀

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 적층된 캐패시터형 메모리 셀이 제공된 다이나믹 랜덤 액세스 메모리(DRAM)과 같은 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.

단위 셀 영역당 축적 캐패시터의 캐패시턴스를 증가시키는데 효과적인 적층된 캐패시터형 DRAM가 지금까지 제안되어 왔으며, 각각의 메모리 셀에는 전하 축적용 적층된 캐패시터 및 전송 게이트로서 MOS트랜지스터가 제공된다. 그러한 DRAM의 예는 일본국 특허 공보 제3-20905호에 기술된 FIN 구조로 적층된 캐패시터형 DRAM셀이다.

제1a도 내지 제1c도는 FIN 구조로 적층된 캐패시터형 셀의 워드 라인에 수직인 단면도이고, 제2a도 내지 제2c도는 FIN 구조로 적층된 캐패시터형 셀의 비트라인에 수직인 단면도로서, 그 각각은 셀의 제조 시퀀스를 도시한 것이다.

제1c도 및 제2c도에 있어서, 장치 분리용 필드 산화물막(22)은 P형 실리콘기판(21)의 표면상에 형성된다. 필드 산화물막(22)에 의해 둘러 싸여진 각각의 활성 영역에 MOS 트랜지스터가 형성된다. 각각의 MOS 트랜지스터는 소스 영역을 형성하는 N형 확산층(25s), 드레인 영역을 형성하는 N형 확산층(25d) 및 게이트산화막(23)상에 형성된 게이트전극(24g)로 구성된다.

제1c도 및 제2c도로부터 알 수 있는 바와 같이, 소스 영역을 형성하는 N형 확산층(25c)는 각각의 트랜지스터에 제공되고, 드레인 영역을 형성하는 각각의 N형 확산층(25d)는 서로 인접한 2개의 트랜지스터에 제공된다. 게이트 전극(24g)는 필드 산화물막(22)상에 형성된 대응하는 워드 라인(24w)에 각각 접속된다. 게이트전극(24g)와 워드라인(24w)는 다결정 실리콘으로 제조된다.

활성 영역의 표면, 게이트 전극(24g), 워드라인(24w) 및 필드 산화물막(22)의 덮혀지지 않은 표면은 제1층간 절연막으로 덮혀진다. 제1층간 절연막의 표면상에 텅스텐 규화물로 제조된 26개의 비트 라인(35)가 형성된다. 제2층간 절연막(27)은 비트 라인(35)의 표면 및 제1층간 절연막(26)의 덮혀지지 않은 표면상에 형성된다.

실리콘 질화물막(39)는 제2층간 절연막(27)상에 형성된고, 실리콘 지로하물막(39)상에는 축적 캐패시터의 대향 전극(28)이 형성된다. 각각T 문자형의 단면을 갖고 있는 캐패시터의 전하 축적 전극(31)은 대향 전극(28)에 매몰되도록 형성된다. 대향 전극(28)에 매몰된 전하 축적 전극(31)의 전체 표면은 각각 절연막(29)로 덮혀진다.

전하 축적 전극(31)의 하부 단부는 대응하는 접촉 홀(38)을 통하여 소스 영역으로서 대응하는 N형 확산층(25s)의 표면과 접촉된다. 접촉 홀(38)은 각각 실리콘 질화물막(39), 제2층간 절연막(27) 및 제1층간 절연막(26)을 통하여 형성된다. 그래서, T형 전하 축적 전극(31)은 각각 소스 영역으로서 N형 확산층(25s)에 전기적으로 접속된다.

각각의 대향 전극(28), 절연막(29) 및 전하 축적 전극(31)은 각각 축적 캐패시터를 구성한다. 이러한 캐패시터들은 제2층간 절연막(27)상에 제공되고, 다시 말하면, 이러한 캐패시터들은 MOS 트랜지스터상에 적층된다.

상기 구조를 갖고 있는 DRAM 메모리 셀은 다음의 시퀀스를 통하여 제조된다.

먼저, 제1a도 및 제2a도에 도시된 바와 같이, 두께가 약 500nm인 필드 산화물막(22)는 활성 영역이 기판(21)의 표면상에 형성되도록 종래의 선택적인 산화기술을 사용하여 P형 반도체 기판(21)의 표면상에 선택적으로 형성된다. 기판(21)의 활성 영역은 그후 MOS 트랜지스터의 임계 전압을 제어하기 위해 이온 주입된다.

두께가 약 15nm인 게이트 산화물은 각각 활성 영역상에 성장된 후, 두께가 약 250nm인 다결정 실리콘막은 기판(21) 전체에 성장된다. 인(P)는 원하는 레벨로 시트 전기 저항을 감소시키기 위해 다결정 실리콘막으로 확산된 후, 다결정 실리콘막은 포토리소그래피(photolithography)기술을 사용하여 원하는 패턴으로 애칭된다. 그래서, 게이트 전극(24g)와 워드라인(24w)가 얻어진다.

다음에, 마스크로서 필드 산화물막(22)와 게이트전극(24g)와 함께, 인(P)는 약 10¹³㎝^-2의 농도로 기판(21)에 주입되고, 기판(21)은 열처리된다. 이러한 것은 최종적으로 소스 영역 및 드레인 영역으로서 기능을 수행하는 N형 확산층(25s 및 25d)를 발생시킨다.

실리콘 산화물막과 붕소(B) 및 인(P)의 불순물을 포함하는 BPSG막은 약 350nm의 두께로 제1층간 절연막(26)을 형성하기 위해 CVD(Chemical Vapor Deposition)기술을 사용하여 기판(21)의 표면상에 연속적으로 형성된다.

포토리소그래피 기술을 사용하여, 와이어링층(도시되지 않음)은 비트 라인(35)에 접촉시키기 위해 제1층간 절연막(26)상에 형성되고, 확산층(25s 및 25d)와 게이트 전극(24g)를 접속시키기 위한 접촉 홀(도시되지 않음)은 절연막(26)에 형성된다. 두께가 약 150nm인 텅스텐 규화물막은 스퍼터링 기술에 의해 제1층간 절연막(26)에 형성되고, 포토리소그래피 기술에 의해 패턴된다. 그래서, 텅스텐 규화물로 제조된 비트 라인(35)가 얻어진다.

두께가 약 400nm인 BPSG막은 제1층간 절연막(26)상의 전체에 형성되고, 평탄화되도록 리플로(reflow)되어 최종적으로 제2층간 절연막(27)로 된다. 두께가 약 20nm인 실리콘 질화물막(39)는 제2층간 절연막(27)상의 전체에 성장된 후, 두께가 100nm인 실리콘 산화물막(36)은 실리콘 질화물막(39)상의 전체에 성장된다.

포토리소그래피 기술을 사용하여, 실리콘 산화물막(36), 실리콘 질화물막(39), 제2층간 절연막(27) 및 제1층간 절연막(26)은 대응하는 N형 확산층(35s)의 표면으로 연장하는 접촉 홀(38)을 형성하기 위해 선택적으로 애칭된다. 이때의 장치의 다년이 제1a도 및 제2a도에 도시되어 있다.

계속해서, 두께가 약 300nm인 다결정 실리콘막은 실리콘 산화물막(36)의 전체에 성장된다. 인은 원하는 레벨로 시트 전기 저항을 감소시키기 위해 다결정 실리콘막(36)으로 확산된 후, 다결정 실리콘막(36)은 전하 축적 전극(31)을 얻기 위해 패턴된다. 실리콘 산화물막(36)은 그후 완충된 수소 플루오르화물을 사용하는 에칭에 의해 제거된다. 전하 축적 전극(31)은 각각 T형 단면을 갖고 있다. 이때의 상태는 제1b도 및 제2b도에 도시되어 있다.

다음에, 제1c도 및 제2c도에 도시된 바와 같이, 두께가 약 70nm인 실리콘 질화물막이 성장되고, 실리콘 질화물막의 표면은 축적 캐패시터의 절연막(29)를 형성하기 위해 중기 대기에서 산화된다. 절연막 (29)는 각각 실리콘 질화물막(39)로부터 돌출되어 있는 전하 축적 전극(31)의 전체 표면을 덮고 있다.

두께가 약 150nm인 다결정 실리콘막은 실리콘 질화물막(39)상에 성장되고, 다결정 실리콘막의 시트 전기 저항은 인 확산에 의해 원하는 레벨로 감소된다. 다결정 실리콘막은 그후 캐패시터의 대향 전극(28)을 형성하기 위해 패턴된다. 전하 축적 전극(31)은 대향 전극(28)에 매몰된다.

계속해서, 예시되지 않았지만, 제3층간 절연막은 대향 전극(28)의 전체 표면상에 형성된다. 접촉 홀은 제3층간 절연막에 형성된 후, 금속 와이어링층이 그 위에 형성된다. 결과적으로, 대향 전극(28)은 접촉 홀을 통하여 금속 와이어링층에 전기적으로 접속된다.

그래서, FIN구조를 갖는 적층된 캐패시터형 DRAM 셀이 얻어진다.

종래의 적층된 캐패시터형 DRAM 셀에서 전하 축적 전극(31)의 최상부면 또는 상부면 뿐만 아니라 최하부면 또는 하부면은 캐패시터로서 이용할 수 있다. 따라서, 전하 축적 전극(31)의 영역은 비트 라인(35)상의 상부 영역을 사용함으로써 확장될 수 있고, 결과적으로 FIN구조를 갖고 있는 종래의 적층된 캐패시터형 DRAM 셀의 유니트 셀 영역당 캐패시터값은 FIN구조를 갖고 있지 않은 종래의 적층된 캐패시터형 DRAM셀의 유니트 셀 영역당 캐패시터값보다 약 1.5배 정도 커지게 될 수 있다.

그러나, 종래의 FIN구조로 적층된 캐패시터형 DRAM 셀은 전하 축적 전극(31)이 대응하는 접촉 홀(38)에 매몰된 기둥 모양의 부분에 의해서만 지지되기 때문에 제1b도 및 제2b도에 도시된 제조 절차 동안에 원심력을 응용한 건조, 진공인발(drawing)시에 발생하는 기계적인 충격에 기인하여 쉽게 파괴되는 문제점을 갖고 있다.

추가로, 종래의 DRAM셀은 전하 축적 전극(31)의 제1b도 및 제2b도에 도시된 프로세스 동안에 대응하는 접촉 홀(38)에 대한 위치 조정에서 이탈(sheer off)될 때, 전극(31)의 최상부가 원하지 않는 형태로 형성될 뿐만 아니라, 제2층간 절연막(27)이 제3도에 도시된 바와 같이 부분적으로 에칭되는 다른 문제점을 갖고 있다. 제3도에서, 전하 축적 전극(31a)의 최상부는 T형 단면으로 구성되어 있지 않다.

또한, 종래의 DRAM 셀은 실리콘 질화물막(39) 및 실리콘 산화물막(36)이 제1a도 및 제2a도에 도시된 제조 프로세스 동안에 서로 적층되어, 실리콘 질화물막(39) 및 실리콘 산화물막 (36)이 제1a도 및 제2a도에 도시된 제조 프로세스 동안에 서로 적층되어, 실리콘 질화물막(39)가 접촉 홀(38)을 형성하는 프로세스 또는 스퍼터링에 의해 제3층간 절연막 상에 형성된 금속 와이어링층에 대한 예비 처리 동안에 돌출할 수 있게 되어, 금속 와이어링층의 유효 범위에 악영향을 미치게 되는 또 다른 문제점을 갖고 있다.

따라서, 본 발명의 목적은 축적 캐패시터의 전하 축적 전극이 상술된 바와 같은 제조 시퀀스에서 그러한 손상없이 형성될 수 있는 반도체 메모리 장치 및 그 제조 방법을 제공하는 것이다.

본 발명의 다른 목적은 축적 캐패시터의 전하 축적 전극이 제조 시퀀스 동안에 MOS 트랜지스터의 대응하는 소스 영역을 접촉시키기 위해 대응하는 접촉 홀에 대한 위치 조절에서 이탈된다고 하더라도, 전하 축적 전극의 형태가 원하는 형태로 제조 될 수 있고, 전극의 하부가 매몰된 층간 절연막이 부분적으로 에칭 될 가능성이 없는 반도체 메모리 장치 및 그 제조 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 금속 와이어링막이 전하 축적 전극상의 층간 절연막을 통하여 형성될 때 금속 와이어링막의 유효 범위가 쉽게 손상되지 않는 반도체의 메모리 장치 및 그 제조방법을 제공하는 것이다.

본 발명의 제1특징에 있어서, 적층된 캐패시터형 메모리 셀을 갖고 있는 반도체 메모리 장치에 제공되고, 각각의 메모리 셀은 MOS 트랜지스터와 축적 캐패시터를 포함한다.

트랜지스터는 반도체 기판에 형성된 소스 영역과 드레인 영역 및 기판상의 게이트 절연체를 통하여 형성된 게이트 전극을 갖고 있다.

캐패시터는 기판상에 층간 절연막을 통하여 형성된 상부면에 리세스를 갖고 있는 제1대향 전극: 제1대향 전극의 표면을 덮고 있는 제1절연막 전극의 리세스에 형성되고, 층간 절연막의 접촉 홀을 통하여 트랜지스터의 소스 영역과 접촉된 전하 축적 전극: 전하 축적 전극의 표면을 덮고 있는 제2절연막: 및 제2절연막상에 형성된 제2대향 전극을 갖고 있다.

본 발명에 따른 적층된 캐패시터형 메모리 셀을 갖고 있는 메모리장치에 있어서, 반도체 기판상의 층간 절연막을 통하여 형성된 축적 캐패시터의제1대향 전극은 상부면상의 리세스에 제공되고, 전하 축적 전극은 제1절연막을 통하여 리세스에 형성된다. 제2대향 전극은 제2절연막을 통하여 전하 축적 전극상에 제공된다. 결과적으로 축적 캐패시터는 FIN구조를 갖는 종래의 축적 캐패시터와 유사한 작은 셀 크기로 캐패시터를 크게 할 수 있다.

양호한 실시예에서, 메모리 셀의 MOS 트랜지스터는 매트릭스 패턴으로 배열 되고, 제1대향 전극의 리세스는 직각 평면 형태로 형성되어 MOS 트랜지스터에 대응하는 매트릭스 패턴으로 배열된다.

다른 양호한 실시예에서, 캐패시터의 제1절연막은 실리콘 질화물막 및 실리콘 산화물막으로 구성된다. 실리콘 산화물막은 접촉 홀과 접하고 있는 제1대향 전극의 측면을 덮는다. 실리콘 질화물막은 측면과 다른 표면을 덮는다.

또 다른 양호한 실시예에서, 캐패시터의 제1절연막은 실리콘 질화물막 및 실리콘 산화물막으로 구성된다. 실리콘 산화물막은 접촉 홀과 접하고 있는 제1대향 전극의 측면 및 접촉 홀과 접하는 층간 절연막의 측면을 덮는다. 실리콘 질화물막은 측면보다 절연막 및 제1대향 전극의 다른 표면을 덮는다.

본 발명의 제2특징에 있어서, 제1특징의 반도체 메모리 장치의 제조 방법이 제공된다.

트랜지스터는 반도체 기판에 형성된 소스 영역과 드레인 영역 및 게이트 전극을 갖고 있다.

제조 방법은 반도체 기판에 메모리 셀의 MOS 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 단계: 기판상에 대응하는 게이트 절연체를 통하여 트랜지스터의 게이트 전극을 형성하는 단계: 소스 및 드레인 영역과 게이트 전극을 덮기 위해 층간 절연막을 형성하는 단계: 층간 절연막상의 상부면상에 리세스를 갖고 있는 축적 패캐시터용 제1대향 전극을 형성하는 단계: 제1대향 전극의 표면을 덮기 위해 캐패시터용 제1절연막을 형성하는 단계: 층간 절연막내의 대응하는 소스 영역으로 연장하는 접촉 홀을 형성하는 단계: 대응하는 접촉 홀을 통하여 대응하는 소스 영역고 접촉될 제1대향 전극의 각각의 리세스에 전하 축적 전극을 형성하는 단계: 각각의 전하 축적 전극의 표면을 덮기 위해 캐패시터용 제2절연막을 형성하는 단계: 및 제2절연막상에 캐패시터용 제2대향 전극을 형성하는 단계를 포함한다.

본 발명에 따른 적층된 캐패시터형 메모리 셀을 갖고 있는 반도체 메모리 장치의 제조 방법에 있어서, 제1대향 전극의 리세스가 상부면에 형성된 후, 접촉 홀 및 제1절연막이 형성되고, 전하 축적 전극이 제1절연막을 통하여 각각의 리세스에 형성된다. 계속해서, 전하 축적 전극의 표면은 제2절연막으로 덮혀지고, 제2대향 전극이 형성된다. 결과적으로, 전하 축적이 전극이 불안정한 상태로 지지될 가능성이 없게 되어, 전하 축적 전극이 반도체 메모리 장치의 제조 시퀀스에서 파괴될 가능성이 없게 된다.

층간 절연막은 제1대향 전극으로 덮혀지고, 접촉 홀은 제1대향 전극을 통하여 통과하도록 층간 절연막에 형성되어, 축적 캐패시터의 전하 축적 전극의 제조 시퀀스 동안에 대응하는 접촉 홀에 대한 위치 조절에서 이탈된다고 하더라도, 층간 절연막이 불리하게 에칭될 가능성이 없게 된다. 그 외에, 전하 축적 전극이 제1대향 전극의 각각의 리세스에 제공되기 때문에, 전하 축적 전극의 형태는 원하는 형태로 제조될 수 있다.

추가로, 본 발명의 제조 방법에 있어서, 실리콘 질화물막 및 실리콘 산화물막의 어떠한 적층된 구조도 종래의 구조와 유사한 제조 시퀀스 동안에 제공되어, 다른 층간 절연막을 통하여 축적 캐패시터상에 형성된 금속 와이어링층의 유효 범위가 접촉 홀을 형성하는 프로세스 및 금속 와이어링에 대한 예비 처리 동안에 실리콘 질화물막의 돌출에 기인하여 악영향을 받게 될 가능성이 없어지게 된다.

본 발명의 양호한 실시예가 도면을 참조하여 아래에 설명될 것이다.

[실시예 1]

제4a도 및 제4b도는 제1실시예에 따른 DRAM의 메모리 셀을 부분적으로 도시한 것이다. 각각의 메모리 셀에는 전하 축적용 적층 캐패시터 및 전송 게이트로서 MOS 트랜지스터가 제공된다.

제4a도 및 제4b도에서, 상기 분리용 필드 산화물막(2)는 P형 실리콘 기판(1)의 표면상에 형성된다. 필드 산화물막(2)로 둘러싸인 각각의 활성 영역에는 MOS 트랜지스터가 형성된다. 각각의 MOS 트랜지스터는 소스 영역을 형성하는 N형 확산층(5s), 드레인 영역을 형성하는 N형 확산층(5d) 및 게이트 산화물막(3) 상에 형성된 게이트 전국(4g)로 구성된다.

제4a도 및 제2b도로부터 알 수 있는 바와 같이, 소스 영역을 형성하는 N형 확산층(5s)는 각각의 트랜지스터에 제공되도, 드레인 영역을 형성하는 각각의 N형 확산층(5d)는 서로 인접한 2개의 트랜지스터에 제공된다. 게이트 전극(4g)는 필드 산화물(2)상에 형성된 대응하는 워드 라인(4w)에 각각 접속된다. 게이트 전극(4g) 및 워드라인(4w)는 다결정 실리콘으로 제조된다.

활성 영역, 게이트 전극(4g) 및 워드 라인(4w)의 표면 및 필드 산화막(2)의 덮혀지지 않은 표면은 제1층간 절연막(6)으로 덮혀진다. 제1층간 절연막(6)의 표면상에는 텅스텐 규화물로 제조된 6개의 비트 라인(15)가 형성된다. 제2층간 절연막(7)은 비트 라인(15)의 표면 및 제1층간 절연막(6)의 덮혀지지 않은 표면상에 형성된다.

축적 캐패시터용 제1대향 전극(8)은 제2층간 절연막(7)상에 형성된다. 제1대향 전극 (8)은 다결정 실리콘막으로 제조되고, 모든 트랜지스터에 공통으로 사용된다.

제1대향 전극(8)은 상부면 상에 워드 라인(4w) 및 비트 라인(15)를 따라 각각의 방향으로 균일한 간격으로 배열된 다수의 리세스(8b)를 갖고 있다. 리세스(8b)는 직각 평면 형태를 갖고 있고, 리세스의 최상부면은 열려 있다. 접촉 홀(18)은 각각 소스 영역으로서 대응하는 N형 확산층(5s)의 표면에 도달하는 제1대향 전극(8) 및 제2층간 절연막(7)의 하부를 통하여 통과하도록 형성된다.

접촉 홀(18)의 최상부 단부 또는 개구는 각각 대응하는 리세스(8b)의 중앙에 배치된다. 대응하는 접촉 홀(18)고 접하는 제1대향 전극(8)의 측면은 각각 실리콘 산화물막(10)으로 덮혀진다. 측면과 다른 전극(8)의 표면은 각각 실리콘 질화물막(9)로 덮혀진다. 이와 반대로, 각각의 리세스(8b)내의 전극(8)의 최하부면과 측면 및 리세스(8b) 외부의 최상부면은 각각 실리콘 질화물막(9)로 덮혀진다. 각각의 실리콘 산화물막(10) 및 각각의 실리콘 질화물막(9)는 각각의 캐패시터에 대해 제1절연막으로서 작용한다.

각각의 리세스(8b)에서, 전하 축적 전극(11)은 실리콘 질화물막(9) 상에 제공된다. 각각이 전극은 다결정 실리콘막으로 제조된다. 전하 축적 전극(11)의 최상부면은 실제로 리세스(8b) 외부에 있는 제1대향 전극(8)의 최상부면과 높이가 같다. 전하 축적 전극(11)의 최하부 단부는 소스 영역으로서 대응하는 N형 확산층(5s)의 표면으로 연장되어, 결과적으로 전하 축적 전극과 대응하는 N형확산층(5s)사이에서 전기적으로 상호 접속된다. 따라서, 각각의 전하 축적 전극은 종래의 DRAM의 유사한 T형 단면을 갖게 된다.

메모리셀의 MOS 트랜지스터는 기판(1)상에 매트릭스 패턴으로 배열되어, 제1대향 전극(8)의 리세스(8b)는 제8도로부터 명확히 알 수 있는 바와 같이 MOS 트랜지스터와 대응하는 매트릭스 패턴으로 배열된다. 리세스(8b)의 패턴은 그리드와 유사하다.

간단히 하기 위해, 제8도에는 드레인 영역으로서 N형 확산층(5d) 사이의 배치 관계 및 전하 축적 전극(11)과 접촉 홀(18) 사이의 배치 관계만이 도시되어 있다.

N형 확산층(5d 및 5s) 및 게이트 전극(4g)가 각각 수평 및 수직 방향에서 균일한 간격으로 배열됨으로써 전송 트랜지스터의 어레이를 구성한다는 것을 제8도로부터 알 수 있다. 어레이에 응답하여, 전하 축적 전극(11) 및 접촉 홀(18)은 또한 수평 및 수직 방향으로 균일한 간격으로 각각 배열된다.

전하 축적 전극(11)의 표면과 실리콘 질화물막(9)의 덮혀지지 않은 표면은 실리콘 질화물로 제조된 제2절연막(12)로 덮혀진다. 캐패시터용 제2대향 전극(13)은 제2절연막(12)의 전체에 형성된다. 제2대향 전극(13)의 표면은 제3층간 절연막(14)로 덮혀진다.

제1대향 전극(8), 제1절연막으로서 실리콘 질화물막(9)와 실리콘 산화물막(10), 전하 축적 전극(11), 제2절연막(12) 및 제2대향 전극(13)은 각각 적층된 캐패시터를 구성한다.

상기 구조를 갖고 있는 제1실시예의 DRAM셀은 다음의 시퀀스를 통하여 제조된다:

먼저, 제5a도 및 제6a도에 도시된 바와 같이, 두께가 약 500nm인 필드 산화물막(2)는 활성 영역이 기판(1)의 표면상에 형성되도록 종래의 선택적인 산화 기술을 사용하여 P형 실리콘 기판(1)의 표면상에 선택적으로 형성된다. 기판(1)의 활성 영역은 그후 MOS 트랜지스터의 임계 전압을 제어하기 위해 이온 주입된다.

두께가 약15nm인 게이트 산화물막은 각각의 활성 영역상에 성장된 후, 두께가 약 250nm인 다결정 실리콘막은 기판(21) 전체에 걸쳐 성장된다. 인(P)는 원하는 레벨로 시트 전기 저항을 감소시키기 위해 다결정 실리콘막으로 확산된 후, 다결정 실리콘막은 포토리소그래피 기술을 사용하여 원하는 패턴으로 에칭된다. 그래서, 게이트 전극(4g) 및 워드 라인(4w)가 얻어진다.

다음에, 마스크로서 필드 산화물막(2) 및 게이트 전극(4g)에서, 인(P)는 약 10¹³㎝^-2의 농도로 기판(1)에 주입되고, 기판(1)은 가열처리된다.이러한 것을 결과적으로 소스 영역 및 드레인 영역으로서 기능을 수행하는 N형 확산층(5s 및 5d)로 된다.

불순화물로서 붕소(B) 및 (P)를 포함하는 실리콘 산화물막 및 BPSG막은 두께가 약 350nm인 제1층간 절연막(6)을 형성하기 위해 CVD(Chemical Vapor Deposition) 기술을 사용하여 기판(21)의 표면상에 연속적으로 형성된다. 이때의 상태는 제5a도 및 제6a도에 도시되어 있다.

계속해서, 포토리소그래피 기술을 사용하여, 와이어링층(도시되지 않음)은 비트 라인(5)에 대한 접촉부를 만들기 위해 제1층간 절연막(6) 상에 형성되고, 확산층(5s및 5d)와 게이트 전극(4g)를 접속시키기 위한 접촉 홀(도시되지 않음)은 제1절연막(6)에 형성된다.

두께가 약 150nm인 텅스텐 슈화물막은 스퍼터링 기술에 의해 제1층간 절연막(6)에 형성되고, 포토리소그래피 기술에 의해 텅스텐 규화물막을 패턴시킨다. 그래서, 텅스텐 규화물로 제조된 비트 라인(5)가 얻어진다.

두께가 약 400nm인 BPSG막은 제1층간 절연막(6)의 전체에 형성되고, 평탄화되도록 리플로우되어, 최종적으로 제2층간 절연막(7)로 된다. 두께가 약 150nm인 다결정 실리콘막(8a)는 제2층간 절연막(7)의 전체에 형성된다.

두께가 약 350nm인 실리콘 산화물막(16)은 다결정 실리콘막(8a)의 전체에 성정된다. 포토리소그래피 기술을 사용하여, 실리콘 산화물막(16)은 제1대향 전극[8:또는 전하 축적 전극 (11)]의 리세스(8b)의 레이 아웃 패턴에대응하는 패턴으로 에칭된다. 이때의 상태는 제5b도 및 제6b도에 도시되어 있다. 그래서, 직각평면 형태의 다수의 에칭되지 않은 부분은 일정한 간격으로 다결정 실리콘막(8a)상에 배열된다.

다음에 두께가 400nm인 다결정 실리콘막은 실리콘 산화물막(16)의 에칭되지 않은 부분을 덮기 위해 다결정 실리콘막(8a)의 전체에 성장되어 다시 에칭된다. 그래서, 다결정 실리콘막은 실리콘 산화물막(16)의 에칭되지 않은 부분 사이의 갭을 채우기 위해 잔류한다. 에칭되지 않은 부분은 그후 완충된 수소 플루오르화물을 사용하는 에칭에 의해 제거되고, 인은 원하는 레벨로 시트 전기 저항을 감소시키기 위해 다결정 실리콘막으로 확산된다. 그래서, 다결정 실리콘으로 제조되고, 다수의 리세스(8b)를 갖고 있는 제1대향 전극(8)이 제5c도 및 제6c도에 도시된 바와 같이 얻어진다.

두께가 약7nm인 실리콘 질화물막(9)는 제1대향 전극(8)의 전체 표면에 성장된다. 포토레지스트막(17)은 실리콘 질화물막(9)상에 형성되어 각각의 접촉 홀(18)에 대응하는 위치에 홀을 갖도록 패턴된다. 패턴된 포토레지스트막(17)을 사용하여, 실리콘 질화물막(9), 제1대향 전극(8), 제2층간 절연막(7) 및 제1층간 절연막(6)은 접촉 홀(18)을 얻기 위해 에칭된다. 이때의 상태는 제5d도 및 제6d도에 도시되어 있다.

포토레지스트막(17)을 제거한 후, 가열 처리가 증기 대기로 수행되어, 실리콘 산화물막은 각각의 접촉 홀(18)고 접하고 있는 제1대향 전극(8)의 측면 및 단결정 실리콘으로 제조된 N형 확산층(5s)의 표면상에 각각 성장된다.

일반적으로, 다결정 실리콘 산화율에서 단결정 실리콘보다 크기 때문에, 제1대향 전극(8)의 측면상에 성장된 실리콘 산화물막은 확산층(5s)보다 두께가 크게 된다. 따라서, 전극(8)과 확산층(5s)상의 실리콘 산화물막은 확산층(5s)상의 실리콘 이산화물막만이 완전히 제거될 때까지 에칭된다. 실리콘 이산화물막의 에칭되지 않은 부분은 제5e도 및 제6e도에 도시된 바와 같이 각각 제1대향 전극(8)의 측면상에 잔류하게 된다. 그래서, 실리콘 이산화물막(10)은 대응하는 실리콘 질화물막(9)에 접속되어, 최종적으로 제1대향 전극(8)의 전체 표면이 전기적으로 절연된다.

다음에, 두께가 약 600nm인 다결정 실리콘막은 기판(1)상의 모든 실리콘 질화물막(9)상에 성장되고, 실리콘 질화물막(9)가 리세스(8b) 외부의 다결정 실리콘막으로부터 부분적으로 노출될 때까지 다시 에칭된다. 그래서, 제5f도 및 제6f도에 도시된 바와 같이, 다결정 실리콘으로 제조되고, T형 단면을 갖고 있는 전하 축적 전극(11)이 얻어진다. 이러한 전극(11)들은 각각의 리세스(8b) 및 각각의 접촉 홀(18)로 매몰되도록 형성된다. 전극(11)의 최하부 단부는 N형 확산층(5s)와 접촉된다.

대응하는 리세스에 제공되는 전하 축적 전극(11)의 날개형 최상부 부분은 대응하는 접촉 홀(18)과 제1대향 전극(8)에 제공된 원주 모양의 하부부분에 의해 지지되어, 전하 축적 전극(11)은 DRAM 의 제조 시퀀스 동안에 원심력 건조, 진공인발 시에 발생하는 기계적인 충격에 의해 파괴되지 않게 된다.

계속해서, 두께가 약 7nm인 실리콘 질화물막은 전하 축적 전극의 표면 및 기판(1)상의 모든 실리콘 질화물막(9)의 덮혀지지 않은 표면상에 성장되고, 중기 대기 하에서 가열 처리되어, 최종적으로 실리콘 질화물막으로 제조된 제2절연막(12)이 된다.

두께가 약 150nm인 다결정 실리콘막은 제2절연막(12)의 전체 표면상에 성장되고, 다결정 실리콘막의 시트 전기 저항은 인 확산에 의해 원하는 레벨고 감소 된다. 다결정 실리콘막은 그후 캐패시터용 제2대향 전극(13)을 형성하기 위해 패턴된다.

제3층간 절연막(14)는 제2대향 전극(13)의 전체 표면상에 형성된다.

상술된 바와 같이, 제4a도 및 제4b도에 도시된 바와 같이 DRAM의 적층된 캐패시터형 메모리 셀이 얻어진다.

상기 구조를 갖고 있는 DRAM 메모리 셀에서 각각의 축적 캐패시터는 FIN구조를 갖는 종래의 축적 캐패시터와 유사한 작은 셀 크기로 큰 캐패시턴스를 갖게 될 수 있을 뿐만 아니라 전하 축적 전극(11)이 제조 시퀀스 동안에 파괴될 가능성이 없게 된다.

더욱이, 제2층간 절연막(7)의 표면은 제1대향 전극(8)로 덮혀지고, 접촉 홀(18)은 제1대향 전극(8)을 통하여 연장되도록 각각 제공된다. 따라서, 전하 축적 전극(11)이 제조 시퀀스 동안에 대응하는 접촉 홀(18)에 배치되거나 중앙에서 이탈되더라도, 제2층간 절연막(7)이 불리하게 에칭될 가능성이 없게 된다. 저하 축적 전극(11)이 제1대향 전극(8)의 각각의 리세스(8b)에 제공되기 때문에, 전하 축적 전극(11)의 형태는 상술 된 이탈에 따라 원하는 형태로 제조될 수 있다.

추가로, 실리콘 질화물막 및 실리콘 산화물막의 어떠한 적층 구조도 종래와 다른 제조 시퀀스 동안에 제공되지 않게 되어, 제3층간 절연막와 같은 다른 층간 절연막을 통하여 축적 캐패시터상에 형성된 금속 와이어링층의 유효 범위가 접촉 홀(18)의 형성 프로세스 및 금속 와이어링층에 대한 예비 처리 동안에 실리콘 질화물막의 돌출에 기인하여 악영향을 받게 될 가능성이 없게 된다.

따라서, 실시예의 제조 방법에 의해, 적층된 캐패시터형 DRAM이 높은 제조율로 제조될 수 있고, 이러한 방법에 의해 제조된 DRAM은 전기 특성의 변화가 작게 된다.

[실시예 2]

제17a도 및 제7b도는 본 발명의 제2실시예에 따른 DRAM 메모리 셀을 도시한 것이다. 도면에서, 제1실시예와 동일한 참조 부호를 대응하는 소자를 표시한 것이다.

제2실시예의 메모리 셀은 실리콘 산화물막(19)가 제1대향 전극(8)의 각각의 측면 뿐만 아니라 제7b도에 도시된 바와 같이 각각의 접촉 홀(18)의 전체 내면상에 제공되는 것을 제외하면 실제로 제1실시예와 동일한 구성을 갖고 있다.

먼저, 제1대향 전극(8)은 제5a도 내지 제5c도 및 제6a도 내지 제6c도에 도시된 바와 같은 제1실시예와 동일한 프로세스를 통하여 제공된다. 그후, 두께가 약 7nm인 실리콘 질화물막은 실리콘 질화물막의 전폐 표면상에 성장되어, 두께가 약 1nm 내지 2nm인 실리콘 산화물막을 성장시키기 위해 증기 대기에서 가열 처리된다. 실리콘 질화물막 및 실리콘 산화물막은 제1절연막(9)을 형성한다.

다음에, 두께가 약 100nm인 다결정 실리콘막(11a)는 제1절연막(9)상에 성장된다. 이때의 상태는 제7a도에 도시되어 있다.

포토리소그래피 기술을 사용하여, 다결정 실리콘막(11a), 제1절연막(9), 제1대향 전극(8), 제2층간 절연막(7) 및 제1층간 절연막(6)은 각각의 N형 확산층(5s)의 표면으로 연장하는 접촉 홀(18)을 형성하기 위해 에칭된다.

두께가 약 100nm인 실리콘 산화물막은 LPCVD(Low-Pressure Chemical Vapor Deposition) 기술을 사용하여 다결정 실리콘막(11a)의 표면상에 성장된다. 실리콘 산화물막의 전체는 실리콘 산화물막의 부분이 접촉 홀(18)의 내부 측면상에 잔류하도록 다시 에칭되어, 최종적으로 에칭되지 않은 부분의 실리콘 산화물막(19)가 형성된다.

계속해서, 전하 축적 전극(11), 제2절연막(12), 제2대향 전극(13), 및 제3층간 절연막(14)는 제1실시예와 동일한 프로세스르 통하여 연속적으로 형성된다. 그래서, 제2실시예의 적층된 캐패시터 구조를 갖고 있는 DRAM 셀이 얻어진다.

제2실시예에서는 제1실시예와 동일한 효과 및 장점이 얻어질 수 있다. 추가로, 접촉 홀(18)은 제1절연막(9)가 제7a도에 도시된 프로세스에서 다결정 실리콘막(11a)로 덮혀지는 동안에 제조되기 때문에, 이러한 프로세스에서 제1절연막이 손상될 가능성이 없게 되는 부수적인 장점을 얻을 수 있다.

제1 및 제2실시예의 DRAM에서, 제1대향 전극(8) 및 제2대향 전극(13)은메모리 셀 어레이 영역 외부의 알루미늄막과 이러한 전극들 접속시킴으로써 서로 동일한 전기 전위로 제조될 수 있다. 제1 및 제2대향 전극(8 및 13)은 이러한 전위 상태로 양호하게 사용될 수 있지만, 이러한 전극들은 전기 전위가 서로 다른 상태에서도 사용될 수 있다.

Claims

MOS 트랜지스터 및 축적 캐패시터를 각각 포함하는 적층된 캐패시터형 메모리 셀들을 갖고 있느 반도체 메모리 장치에 있어서, 상기 각각의 메모리 셀은 반도체 기판내에 형성된 소스 영역과 드레인 영역 및 상기 기판상의 게이트 절연체를 통하여 형성된 게이트 전극을 갖고 있는 상기 트랜지스터, 상기 기판상의 층간 절연막을 통하여 형성된 제1대향 전극, 상기 제1대향 전극의 표면을 덮고 있는 제1절연막, 전하 축적 전극, 상기 전하 축적 전극의 표면을 덮고 있는 제2절연막 및 상기 제2절연막상에 형성된 제2대향 전극을 갖고 있는 상기 캐패시터, 상부면에 리세스를 갖고 있는 상기 제1대향 전극 및 상기 제1대향 전극의 상기 리세스내에 형성되고, 상기 층간 절연막의 접촉 홀을 통하여 상기 트랜지스터의 소스 영역과 접촉된 상기 전하 축적 전극을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 메모리 셀들의 상기 MOS 트랜지스터들은 매트릭스 패턴을 배열되고, 상기 축적 캐패시터의 상기 제1대향 전극들의 상기 리세스들은 각각 직각 평면 형태로 형성되며, 상기 MOS 트랜지스터들의 매트릭스에 대응하는 매트릭스 패턴으로 배열되는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 캐피시터의 상기 제1절연막은 실리콘 질화물막 및 실리콘 산화물막으로 구성되고, 상기 실리콘 산화물막은 상기 접촉 홀과 접하고 있는 상기 제1대향 전극의 측면을 덮으며, 상기 실리콘 질화물막은 상기 측면을 제외한 다른 측면을 덮는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 캐피시터의 상기 제1절연막은 실리콘 질화물막 및 실리콘 산화물막으로 구성되고, 상기 실리콘 산화물막은 상기 접촉 홀과 접하고 있는 상기 제1대향 전극의 측면 및 상기 접촉 홀과 접하고 있는 상기 층간 절연막의 측면을 덮으며, 상기 실리콘 질화물막은 상기 측면들을 제외한 상기 제1대향 전극 및 상기 층간 절연막의 다른 측면을 덮는 것을 특징으로 하는 반도체 메모리 장치.
MOS 트랜지스터 및 축적 캐패시터르 각각 포함하는 적충된 캐패시터형 메모리 셀을 갖고 있는 반도체 메모리 장치의 제조 방법에 있어서 반도체 기판내에 상기 메모리 셀의 상기 MOS 트랜지스터의 소스영역 및 드레인 영역을 형성하는 단계, 상기 기판상에 대응하는 게이트 절연체를 통하여 상기 트랜지스터의 게이트 전극을 형성하는 단계, 상기 소스 영역과 드레인 영역 및 상기 게이트 전극을 덮도록 층간 절연막을 형성하는 단계, 상부면 리세스를 갖고 있고, 상기 층간 절연막상에 상기 축적 캐패시터용 제1대향 전극을 형성하는 단계, 상기 제1대향 전극의 표면을 덮도록 상기 캐패시터용 제1절연막을 형성하는 단계, 상기 층간 절연막내에 상기 대응하는 소스 영역으로 연장하는 접촉 홀을 형성하는 단계, 상기 대응하는 접촉 홀을 통하여 상기 대응하는 소스 영역과 접촉될 상기 제1대향 전극의 각각의 리세스에 상기 각각의 캐패시터용 전하 축적 전극을 형성하는 단계, 상기 각각의 전하 축적 전극의 표면을 덮도록 상기 캐패시터용 제2절연막을 형성하는 단계 및 상기 제2절연막상에 상기 캐패시터용 제2대향 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
제5항에 있어서, 제1절연막을 형성하는 상기 단계와 상기 접촉 홀을 형성하는 상기 단계 사이에 상기 제1절연막상에 상기 제1절연막을 보호하기 위한 박막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.