JPWO2020045296A1 - 薄膜トランジスタアレイ - Google Patents
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Abstract
本発明は、消費電力量が小さい薄膜トランジスタアレイを提供する。薄膜トランジスタアレイは、列配線および行配線と、薄膜トランジスタを含む画素とを含み、薄膜トランジスタは、ソース電極は、平面視で、一定の幅の線状であって、ドレイン電極は、平面視で、所定の距離の隙間を介してソース電極を囲むU字部を有し、半導体パターンは、少なくともソース電極およびドレイン電極間にいてチャネル領域をなし、ゲート電極は、ゲート絶縁膜を介してチャネル領域と重なり、平面視でチャネル領域を含み、ソース電極は列配線に接続され、ゲート電極はゲート接続配線によって行配線に接続され、ドレイン電極はドレイン接続配線によって画素電極に接続されている。
Description
本発明は、薄膜トランジスタアレイに関する。本発明の薄膜トランジスタアレイは、表示装置に用いることができる。また、本発明の薄膜トランジスタアレイは、低消費電力用途に適している。
半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン(a−Si)やポリシリコン(poly−Si)の薄膜トランジスタ(Thin Film Transistor:TFT)アレイが製造され、液晶ディスプレイなどに応用されている。TFTはスイッチの役割を果たしており、行配線(ゲート配線)に与えられた選択電圧によってTFTをオンにした時に、列配線(ソース配線)に与えられた信号電圧をドレイン電極に接続された画素電極に書き込む。書き込まれた電圧は、ドレイン電極または画素電極と、キャパシタ電極との間に設けられた蓄積キャパシタに保持される。(TFTアレイの場合、ソースとドレインの働きは書き込む電圧の極性によって変わるため、動作で名称を決められない。そこで、便宜的に一方をソース、他方をドレインと、呼び方を統一しておく。本発明では、配線に接続されている方をソース、画素電極に接続されている方をドレインと呼ぶ。)
TFTアレイには、ゲート電位をオンからオフに切替える際に画素電位が変化するゲートフィードスルーという現象がある。画素電位は、ゲートフィードスルー電圧Vgf=ΔVg・Cgd/(Cgd+Cs+Cp)だけ変化する。ΔVgはゲート電位変化量、Cgdはゲート・ドレイン間容量、Csは蓄積容量(画素電極・キャパシタ間容量)、Cpは表示媒体の容量である。Cpが大きければ蓄積容量Csを省略できる。Cpが小さければCsが必要になり、CpがCsに比べてずっと小さければCpを無視できる。従来は、ゲートフィードスルー電圧を小さくする目的で、Cgdを小さくする工夫をしてきた(特許文献1)。図21に示すように、ドレイン電極を一定幅の線状かつ先端を丸め、ソース電極をU字状にしてドレイン電極を囲む形状にすることで、ゲート電極・ドレイン電極の重なり面積Sgdを小さくし、Cgdを小さくした。一方、ゲート・ソース間容量Cgsが重視されることはなかった。
近年、薄膜トランジスタアレイと電気泳動媒体を組合せた電子ペーパー表示装置が開発され、液晶よりも低消費電力な表示装置として期待されている。なぜなら、一般的な液晶表示装置は駆動を行っている間しか表示できず、表示を保つためには駆動を続ける必要があるのに対し、電気泳動タイプの電子ペーパーは駆動終了後にも表示を保つので、駆動を続ける必要がないからである。
さらに、電子ペーパーを個体認識技術であるRFIDと組合せて、コンテナの表示部とする技術が開示された(特許文献2)。RFIDに保存された内容物データを表示部に表示させることで、目視でもデータを確認できる。
このような表示装置には、内蔵する電池の電力を使って書替を行うタイプと、RFIDの書替を行うリーダライタの電波を電力に変換し、その電力を用いて書替を行うタイプがある。いずれのタイプにおいても、書替時の消費電力量の低減が課題である。電池を内蔵する表示装置では、消費電力量が大きいと頻繁に電池交換を行う必要がある。RF電波の電力を用いる表示装置では、消費電力量が大きいと電波が強い近距離でしか書替を行うことができない。このため、書替時の消費電力量を抑制できる、薄膜トランジスタアレイが求められている。
本発明は、係る従来技術の状況に鑑みてなされたもので、消費電力量を小さくした薄膜トランジスタアレイを提供することを課題とする。
上記課題を解決するための本発明の一局面は、絶縁基板と、絶縁基板上において、第1の方向に延伸する複数の列配線および第1の方向に直交する第2の方向に延伸する複数の行配線と、列配線と行配線とが交差する位置に対応して絶縁基板上に設けられた、薄膜トランジスタおよび画素電極を有する複数の画素とを含む薄膜トランジスタアレイであって、薄膜トランジスタは、ゲート電極、ソース電極、ドレイン電極、および半導体パターンを有し、ソース電極は、平面視で、一定の幅の線状であって、ドレイン電極は、平面視で、所定の距離の隙間を介してソース電極を囲むU字状のU字部を有し、半導体パターンは、少なくともソース電極およびドレイン電極間においてチャネル領域をなし、ゲート電極は、ゲート絶縁膜を介してチャネル領域と重なり、平面視でチャネル領域を含み、ソース電極は列配線に接続され、ゲート電極はゲート接続配線によって行配線に接続され、ドレイン電極はドレイン接続配線によって画素電極に接続されている、薄膜トランジスタアレイである。
本発明によれば、消費電力量が小さい、薄膜トランジスタアレイを提供できる。すなわち、本発明は、表示装置に用いることにより表示装置の書替時の消費電力量を低減することができ、電池内蔵タイプの表示装置の電池交換頻度を減らすことができる。また、RF電波から電力変換するタイプの表示装置の書替可能距離を長くすることができる。
本発明の実施の形態について、以下に図面を使用して詳細に説明する。なお、以下に使用する図面では、説明を判り易くするために縮尺は正確には描かれていない。また、各実施形態および変形例間で同一または対応する構成については、同じ参照符号を付して説明を省略する。
(第1の実施形態)
本発明の第1の実施形態に係わる薄膜トランジスタアレイの一部を図1に、変形例に係る薄膜トランジスタアレイの一部を図2に示す。図1の(a)と図2の(a)は特徴をわかりやすく示すための製造途中図であり、図1の(b)と図2の(b)は完成図である。図1や図2の薄膜トランジスタアレイは、縦方向(第1の方向)に延伸する複数の列配線4Lと、これに直交する横方向(第2の方向)に延伸する複数の行配線2Lと、列配線4Lと行配線2Lとが交差する位置に対応して設けられた複数の画素を有する。
本発明の第1の実施形態に係わる薄膜トランジスタアレイの一部を図1に、変形例に係る薄膜トランジスタアレイの一部を図2に示す。図1の(a)と図2の(a)は特徴をわかりやすく示すための製造途中図であり、図1の(b)と図2の(b)は完成図である。図1や図2の薄膜トランジスタアレイは、縦方向(第1の方向)に延伸する複数の列配線4Lと、これに直交する横方向(第2の方向)に延伸する複数の行配線2Lと、列配線4Lと行配線2Lとが交差する位置に対応して設けられた複数の画素を有する。
画素は、薄膜トランジスタと画素電極10を少なくとも有し、薄膜トランジスタはゲート電極2、ソース電極4、ドレイン電極5を有する。平面視で、ソース電極4は、一定の幅の線状であって、ドレイン電極5は、所定の距離の隙間を介してソース電極4を囲むU字状のU字部5Uを有し、半導体パターン6は、少なくとも一部がソース電極4およびドレイン電極5間をつないでチャネル領域6Cをなす。ここでU字形状とは、2本の平行な直線部と各々の直線の一方の先端同士を繋いだ形状である。先端同士を繋ぐ部分(U字の底)は直線でもよいし、丸みを帯びていてもよい。ゲート電極2はゲート絶縁膜3を介して少なくとも一部がチャネル領域6Cと重なり、ソース電極4は列配線4Lに接続され、ゲート電極2はゲート接続配線2Cを介して行配線2Lに接続され、ドレイン電極5は少なくともドレイン接続配線5Cを介して画素電極10に接続されている。
図1〜図2の場合、ソース電極4の先端は丸く形成されている。また、ドレイン電極5のU字形状の底も丸みを帯びている。そして、ソース電極4の直線部から所定のチャネル長だけ離れた位置にドレイン電極5のU字形状の直線部があり、ソース電極4の先端の丸い部分から所定のチャネル長だけ離れた位置にドレイン電極5の丸みを帯びたU字の底がある。この構造では、ソース電極4の両側の縁および先端の縁を全てチャネル領域6Cの形成に用いることができて、必要なオン電流を得るためのチャネル幅Wを充分に確保しながらソース電極4の面積を小さくでき、ゲート電極・ソース電極の重なり面積Sgsを小さくし、Cgsを小さくできる。
また、ゲート接続配線2Cは、ゲート電極2より細く、ドレイン電極5およびドレイン接続配線5Cの少なくともいずれかと重なりを有しない。それにより、ゲート・ドレイン間容量Cgdを小さく保つことができる。
図6Aに示すように、ドレイン電極5は、ソース電極4に一定間隔(所定の距離の隙間)で近接するU字部5Uと、ソース電極4から離れていく2つの先端部5Tからなる。先端部5Tは、丸くてもよい。また、先端部5Tがなくてもよい。ドレイン電極5のU字部5Uとソース電極4の間の一定間隔部分が、チャネルのU字領域6Uである。図6Aでは、ドレイン電極5のU字形状の底が丸みを有し、半円状であり、ソース電極4の先端の丸みと同心円状であり、ソース電極4の直線部の両側だけでなく、ソース電極4の先端部においても、ソース電極4・ドレイン電極5間の間隔(即ちチャネルのU字領域6Uの幅)が一定である。よって、ソース電極4の直線部の両側だけでなく、ソース電極4の先端部においても、トランジスタとして有効に機能する。なお、ここで「ソース電極4・ドレイン電極5の間隔(チャネルのU字領域6Uの幅)が一定」とは実質的に一定であればよく、設計上のわずかな違いや、プロセスに起因するわずかな変形があっても、本発明の範囲に含まれる。例えばソース電極4の先端およびドレイン電極5のU字の底は完全な同心円でなくてもよく、両者の中心点が少しずれていてもよい。さらには、ソース電極4の先端およびドレイン電極5のU字の底の丸みは、正確な円でなくてもよい。
図6Cは図6Aの変形例である。図6Cに示すように、ドレイン電極5は、ソース電極4に一定間隔(所定の距離の隙間)で近接するU字部5Uと、ソース電極4から離れていく2つの先端部5Tからなる。ドレイン電極5の先端部5Tは、丸くてもよい。また、先端部5Tがなくてもよい。ドレイン電極5のU字部5Uとソース電極4の間の一定間隔部分が、チャネルのU字領域6Uである。図6Cでは、ドレイン電極5のU字形状の底の少なくともソース電極4の先端と対向する部分が丸みを有さず、ソース電極4の先端は矩形であり、ソース電極4の直線部の両側だけでなく、ソース電極4の先端部の辺においても、ソース電極4・ドレイン電極5間の間隔(即ちチャネルのU字領域6Uの幅)が一定である。よって、ソース電極4の直線部の両側だけでなく、ソース電極4の先端部の辺においても、トランジスタとして有効に機能する。なお、ここで「ソース電極4・ドレイン電極5の間隔(チャネルのU字領域6Uの幅)が一定」とは実質的に一定であればよく、設計上のわずかな違いや、プロセスによるわずかな変形があっても、本発明の範囲に含まれる。また、ドレイン電極5のU字形状の底のうちソース電極4の先端部と対向する部分以外については、丸みを帯びていてもよい。
図6Eは図6Cの特別な例である。図6Eに示すように、ドレイン電極5は、ソース電極4に一定間隔(所定の距離の隙間)で近接するU字部5Uと、ソース電極4から離れていく2つの先端部5Tからなる。ドレイン電極5の先端部5Tは、丸くてもよい。また、先端部5Tがなくてもよい。ドレイン電極5のU字部5Uとソース電極4の間の一定間隔部分が、チャネルのU字領域6Uである。図6Eでは、ドレイン電極5のU字形状の底の中央は直線であるが両脇に丸みを有し、ソース電極4の先端は矩形であり、ドレイン電極5のU字の底の丸みの中心はソース電極4の頂点に一致し、ソース電極4の直線部の両側とドレイン電極5の直線部の間隔だけでなく、ソース電極4の先端部の辺とドレイン電極5のU字の底の直線部、およびソース電極4の先端の2つの頂点とドレイン電極5のU字の2つの丸み部分においても、ソース電極4・ドレイン電極5間の間隔(即ちチャネルのU字領域6Uの幅)が一定である。よって、ソース電極4の直線部の両側だけでなく、ソース電極4の先端の辺においても、トランジスタとして有効に機能し、さらにソース電極4の頂点においても有効に機能する。なお、ここで「ソース電極4・ドレイン電極5の間隔(チャネルのU字領域6Uの幅)が一定」とは実質的に一定であればよく、設計上のわずかな違いや、プロセスによるわずかな変形があっても、本発明の範囲に含まれる。
図6A、図6C、図6Eにおいて、ドレイン電極5のU字部5Uと先端部5Tを分ける直線を境界として、U字部5U側をTFTのU字領域と呼び、U字部5Uが開口した側であって先端部5Tを含む側をTFTの開口領域と呼ぶ。
図6B、図6D、図6Fに示すように、ドレイン電極5の外縁とはU字部5Uの外縁5UOであり、ドレイン電極5の内縁とはU字部5Uの内縁5UIである。
図1、図2では図7Aのように、平面視でゲート電極2の外形がU字領域においてドレイン電極5の外縁5UOより小さく内縁5UIより大きい。すなわち、平面視において、ゲート電極2の外形線(平面視における輪郭線)の少なくとも一部が、U字領域においてドレイン電極5のU字部5Uに重なるように形成されている。ゲート電極2の外形がドレイン電極5の外縁5UOより小さいので、ゲート電極・ドレイン電極の重なり面積Sgdが小さく、ゲート・ドレイン間容量Cgdも小さい。また、ゲート電極2の外形がドレイン電極5の内縁5UIより大きいので、チャネル領域6Cの電流を確実に制御できる。
図1の(a)、図2の(a)では図7Aのように、平面視でゲート電極2の外形がU字領域において半導体パターン6の外形より小さく、ゲート電極2が開口領域に突出し、半導体パターン6が開口領域に突出していない。すなわち、平面視において、ゲート電極2の外形線の少なくとも一部が、U字領域において半導体パターン6に重なるとともに、U字部5Uの開口よりも外方に形成され、かつ半導体パターン6の外形線の少なくとも一部がU字部5Uの開口よりも内方に形成されている。ゲート電極2の外形がU字領域において半導体パターン6の外形より小さいことにより、ゲート電極・ドレイン電極の重なり面積Sgdが小さく、Cgdも小さい。また、ゲート電極2が開口領域に突出し、半導体パターン6が開口領域に突出していないことにより、チャネル領域6Cの電流を確実に制御できる。なお、ゲート電極2が開口領域に突出する部分の形状は、図7A上のように丸くてもよいし、図7A下のようにまっすぐでもよい。チャネル領域6Cは、チャネルのU字領域6Uと一致する。この場合、半導体パターン6の縁に起因する寄生トランジスタの影響でVg−Id特性が少し変形することがあるが、電子ペーパーの駆動では精密な電流制御が不要なので問題ない。
あるいは図7Bのように、平面視でゲート電極2の外形がU字領域において半導体パターン6の外形より小さく、ゲート電極2が開口領域に突出し、半導体パターン6が開口領域に突出するものの、開口領域において半導体パターン6の外形の一部がゲート電極2の外形よりも内方に形成されていてもよい。すなわち、平面視において、ゲート電極2の外形線の少なくとも一部が、U字領域において半導体パターン6に重なるとともに、開口領域においてドレイン電極のU字部5Uの開口よりも外方に形成され、かつ半導体パターン6の外形線の少なくとも一部がU字部5Uの開口よりも外方に形成され、かつゲート電極2の外形よりも内方に形成されている。ゲート電極2の外形がU字領域において半導体パターン6の外形より小さいことにより、ゲート電極・ドレイン電極の重なり面積Sgdが小さく、Cgdも小さい。また、ゲート電極2が開口領域に突出し、半導体パターン6が開口領域に突出するものの、ゲート電極2の外形よりも内方に形成されていることにより、チャネル領域6Cの電流を確実に制御できる。なお、ゲート電極2が開口領域に突出する部分の形状は、図7B上のように丸くてもよいし、図7B下のようにまっすぐでもよい。チャネル領域6Cは、チャネルのU字領域6Uからなる主部分と、開口側に少しはみでた副部分の2領域からなる。
図1の(a)では、平面視で半導体パターン6の外形がU字領域においてドレイン電極5の外縁5UOより小さい。これにより、U字領域においてチャネル領域6C以外の半導体パターンを全てソース電極4とドレイン電極5で覆うことができ、TFT上を後述するキャパシタ電極8が覆う場合にはドレイン電極5・キャパシタ電極8の重なり面積Sdcを確定できて、特性が安定する。図2では、平面視で半導体パターン6の外形がU字領域においてドレイン電極5の外縁5UOより大きい。この場合、ドレイン電極5の周囲に半導体パターン6があることにより、チャネル領域6Cのエッチング時に被エッチング物の量が多いことによってエッチレートが均一となる利点がある。
なお、図1の(b)、図2の(b)は、蓄積容量を有しない例である。表示媒体の静電容量が大きい場合には、表示媒体の静電容量に電荷が蓄積されて電位が保たれるので、蓄積容量をTFTアレイ内に用意する必要がない。表示媒体が液晶の場合や、表示媒体の厚さが小さい場合が、これに該当する。一方、表示媒体の静電容量が充分に大きくない場合には、蓄積容量Csを用いる。
図10A〜図13Bは、蓄積容量Csを有する例である。図10A〜図10Cは、ゲート電極2・行配線2Lを有する第1導電層と、ゲート絶縁膜3と、ソース電極4・列配線4L・ドレイン電極5を有する第2導電層と、層間絶縁膜7と、キャパシタ電極8・キャパシタ配線8Lを有する第3導電層と、キャパシタ絶縁膜9と、画素電極10を有する第4導電層を少なくともこの順に積層した変形例に係る薄膜トランジスタアレイの製造工程を示している。なお、具体的な製造方法については、後述する実施例において説明する。
製造された薄膜トランジスタアレイにおいて、半導体パターン6は、ソース電極4・ドレイン電極5に隣接し、チャネルのU字領域6Uをなす。ソース電極4が一定の幅の線状であることにより、解像限界近くまでソース電極4の幅を狭くすることができ、ソース電極4の面積が小さいのでゲート電極2・ソース電極4の重なり面積Sgsが小さく、ゲート・ソース間容量Cgsが小さい。ゲート絶縁膜3の誘電率をεgi、膜厚をDgiとすると、Cgs=εgi・Sgs/Dgiである。ただし、行配線2L・列配線4Lの重なり面積Sgslを無視できず、その分が加算されてCgs=εgi・(Sgs+Sgsl)/Dgiである。
また、平面視で、列配線4Lがキャパシタ電極8やキャパシタ配線8Lと重ならない。列配線4L・キャパシタ電極8の重なりをなくすことで、ソース・キャパシタ間容量Cscを小さくできる。TFTをキャパシタ電極8で覆う場合、ソース電極4が一定の幅の線状であることにより、解像限界近くまでソース電極4の幅を狭くすることができ、ソース電極4の面積が小さいのでソース電極4・キャパシタ電極8の重なり面積Sscが小さく、ソース・キャパシタ間容量Cscが小さい。層間絶縁膜7の誘電率をεil、膜厚をDilとすると、Csc=εil・Ssc/Dilである。(図10Bの(d)の変形例としてTFTをキャパシタ電極8で覆わない場合、ソース電極4・キャパシタ電極8の重なり面積Sscはほぼ0であり、ソース・キャパシタ間容量Cscはほぼ0である。)
画素電極10がドレイン電極5とは別の層に属し、画素電極10・ドレイン電極5間にキャパシタ絶縁膜9と層間絶縁膜7を有するので、ドレイン電極5は、ドレイン接続配線5C、ドレインパッド5P、層間絶縁膜7の開口、キャパシタ絶縁膜9の開口を介して、画素電極10に接続される。平面視で、列配線4Lの大部分が画素電極10と重なることが望ましい。列配線4Lの大部分が画素電極10と重なることによって、列配線4Lの電位が表示媒体の色に影響しない。列配線4L・画素電極10の重なりによる容量Cspが発生するものの、キャパシタ絶縁膜9と層間絶縁膜7の2層を挟んでいるので容量Cspはあまり大きくない。キャパシタ絶縁膜9の誘電率をεci、膜厚をDciとすると、Csp=Ssp/(Dci/εci+Dil/εil)である。
図11A〜図11Cは、ソース電極4・列配線4L・ドレイン電極5を有する第1導電層と、ゲート絶縁膜3と、ゲート電極2・行配線2Lを有する第2導電層と、層間絶縁膜7と、キャパシタ電極8・キャパシタ配線8Lを有する第3導電層と、キャパシタ絶縁膜9と、画素電極10を有する第4導電層を少なくともこの順に積層した変形例に係る薄膜トランジスタアレイの製造工程を示している。
図11A〜図11Cの薄膜トランジスタアレイにおいても、図10A〜図10Cと同様にゲート・ソース間容量Cgsが小さい。
また、平面視で、列配線4Lがキャパシタ電極8やキャパシタ配線8Lと重ならない。列配線4L・キャパシタ電極8の重なりをなくすことで、ソース・キャパシタ間容量Cscを小さくできる。ソース電極4の大部分はゲート電極2に覆われているため、ソース電極4・キャパシタ電極8の重なり面積Sscは小さく、ソース・キャパシタ間容量Cscも小さい。層間絶縁膜7の誘電率をεil、膜厚をDilとすると、Csc=Ssc/(Dil/εil+Dgi/εgi)である。TFTをキャパシタ電極8で覆う場合、ゲート電極2・キャパシタ電極8の重なり面積Sgcが発生する。層間絶縁膜7の誘電率をεil、膜厚をDilとすると、Cgc=εil・Sgc/Dilである。(図11Bの(d)の変形例としてTFTをキャパシタ電極8で覆わない場合、ゲート電極2・キャパシタ電極8の重なり面積Sgcはほぼ0であるが、行配線2L・キャパシタ配線8Lの重なり面積Sgclを無視できず、ゲート・キャパシタ間容量Cgc=εil・Sgcl/Dilである。)
画素電極10がドレイン電極5とは別の層に属し、画素電極10・ドレイン電極5間にキャパシタ絶縁膜9、層間絶縁膜7、ゲート絶縁膜3を有するので、ドレイン電極5は、ドレイン接続配線5C、ドレインパッド5P、ゲート絶縁膜3の開口、層間絶縁膜7の開口、キャパシタ絶縁膜9の開口を介して、画素電極10に接続される。平面視で、列配線4Lの大部分が画素電極10と重なることが望ましい。列配線4Lの大部分が画素電極10と重なることによって、列配線4Lの電位が表示媒体の色に影響しない。列配線4L・画素電極10の重なりによる容量Cspが発生するものの、キャパシタ絶縁膜9と層間絶縁膜7とゲート絶縁膜3の3層を挟んでいるので容量Cspはあまり大きくない。キャパシタ絶縁膜9の誘電率をεci、膜厚をDciとすると、Csp=Ssp/(Dci/εci+Dil/εil+Dgi/εgi)である。
図12A〜図12Bは、ゲート電極2・行配線2L・ドレイン副電極5Sを有する第1導電層と、ゲート絶縁膜3と、ソース電極4・列配線4L・ドレイン電極5・キャパシタ電極8・キャパシタ配線8Lを有する第2導電層と、層間絶縁膜7と、画素電極10を有する第3導電層を少なくともこの順に積層した変形例に係る薄膜トランジスタアレイの製造工程を示している。
図12A〜図12Bの薄膜トランジスタアレイにおいても、図10A〜図10Cと同様にゲート・ソース間容量Cgsが小さい。
列配線4L・キャパシタ電極8の重なり面積は0であり、ソース・キャパシタ間容量Cscはほぼ0である。画素電極10がドレイン電極5とは別の層に属し、画素電極10・ドレイン電極5間に層間絶縁膜7を有するので、ドレイン電極5は、ドレイン接続配線5C、ドレインパッド5P、層間絶縁膜7の開口を介して、画素電極10に接続される。平面視で、列配線4Lの大部分が画素電極10と重なることが望ましい。列配線4Lの大部分が画素電極10と重なることによって、列配線4Lの電位が表示媒体の色に影響しない。列配線4L・画素電極10の重なりによる容量Cspが発生するものの、層間絶縁膜7が厚いので容量Cspはあまり大きくない。Csp=εil・Ssp/Dilである。
図13A〜図13Bは、ゲート電極2・行配線2L・キャパシタ電極8・キャパシタ配線8Lを有する第1導電層と、ゲート絶縁膜3と、ソース電極4・列配線4L・ドレイン電極5・画素電極10を有する第2導電層と、層間絶縁膜7を少なくともこの順に積層した変形例に係る薄膜トランジスタアレイの製造工程を示している。
図13A〜図13Bの薄膜トランジスタアレイにおいても、図10A〜図10Cと同様にゲート・ソース間容量Cgsが小さい。
ソース電極4・キャパシタ電極8は重なりを有しないが、列配線4L・キャパシタ配線8Lは重なり面積Ssclを有し、ソース・キャパシタ間容量はCsc=εgi・Sscl/Dgiである。画素電極10がドレイン電極5と同層であり、ドレイン電極5は、ドレイン接続配線5Cを介して、画素電極10に接続される。層間絶縁膜7は、少なくともソース電極4・列配線4L・半導体パターン6を覆い、画素電極10を覆わない。列配線4L・画素電極10は同層なので重なり面積Sspは0であり、ソース・画素間容量Cspはほぼ0である。
図14A〜図14Cは、図2の変形例である。図14A〜図14Cは、ゲート電極2・行配線2Lを有する第1導電層と、ゲート絶縁膜3と、ソース電極4・列配線4L・ドレイン電極5を有する第2導電層と、層間絶縁膜7と、キャパシタ電極8・キャパシタ配線8Lを有する第3導電層と、キャパシタ絶縁膜9と、画素電極10を有する第4導電層を少なくともこの順に積層した変形例に係る薄膜トランジスタアレイの製造工程を示している。
図14A〜図14Cの薄膜トランジスタアレイにおいても、図10A〜図10Cと同様にゲート・ソース間容量Cgsが小さい。
また、平面視で、列配線4Lがキャパシタ電極8やキャパシタ配線8Lと重ならない。列配線4L・キャパシタ電極8の重なりをなくすことで、ソース・キャパシタ間容量Cscを小さくできる。TFTをキャパシタ電極8で覆う場合、ソース電極4が一定の幅の線状であることにより、解像限界近くまでソース電極4の幅を狭くすることができ、ソース電極4・キャパシタ電極8の重なり面積Sscが小さく、ソース・キャパシタ間容量Cscが小さい。層間絶縁膜7の誘電率をεil、膜厚をDilとすると、Csc=εil・Ssc/Dilである。(図14Bの(d)の変形例としてTFTをキャパシタ電極8で覆わない場合、ソース電極4・キャパシタ電極8の重なり面積Sscはほぼ0であり、ソース・キャパシタ間容量Cscはほぼ0である。)
画素電極10がドレイン電極5とは別の層に属し、画素電極10・ドレイン電極5間にキャパシタ絶縁膜9と層間絶縁膜7を有するので、ドレイン電極5は、ドレイン接続配線5C、ドレインパッド5P、層間絶縁膜7の開口、キャパシタ絶縁膜9の開口を介して、画素電極10に接続される。平面視で、列配線4Lの大部分が画素電極10と重なることが望ましい。列配線4Lの大部分が画素電極10と重なることによって、列配線4Lの電位が表示媒体の色に影響しない。列配線4L・画素電極10の重なりによる容量Cspが発生するものの、キャパシタ絶縁膜9と層間絶縁膜7の2層を挟んでいるので容量Cspはあまり大きくない。キャパシタ絶縁膜9の誘電率をεci、膜厚をDciとすると、Csp=Ssp/(Dci/εci+Dil/εil)である。
図2の変形例として、図1の変形例である図11A〜図13Bと似た構造もあり得る。
ここで、Cgs、Csc、Cspを小さくすることの重要性について説明する。TFTアレイにはゲート電極2、ソース電極4、ドレイン電極5、キャパシタ電極8、画素電極10の5種の電極があるが、画素電極10はドレイン電極5に接続されているので実質4種である。その間の容量は4C2=6種であり、Cgs、Csc、Csp、Cgd、Cgc、Csである。蓄積容量Csはある程度の大きさを持つことが望ましいが、他は小さい方が望ましい。
列配線4LがM本、行配線2LがN本とする。列配線4Lに接続されているのは、Cgs、Csc、Csp//Csである。ここで//は、容量の直列回路を意味し、例えばCsp//Cs=1/(1/Csp+1/Cs)である。ただしCsp<<Csであるから、Csp//Cs≒Cspである。1本の列配線4Lに接続された画素はN個であるから、静電容量はC=N(Cgs+Csc+Csp//Cs)である。
列配線4Lは、各行のデータに合わせて電圧を変更するので、最も多く充放電されるのは1行毎に逆極性を書込む場合である。1本の列配線4Lで1フレーム中に消費される電力量は図18のように計算できる。ただし、列配線4Lの電圧波形がV4、白書込と黒書込の電圧が±Vs、列配線抵抗(厳密には列配線抵抗と直列抵抗(ソースドライバの出力抵抗等)の和)がRである。図18で、横軸は時間tである。ソースドライバの正電源の電圧がVp、電流がIp、負電源の電圧がVn、電流がIn、GND線の電圧がV0=0、電流がI0である。正電源の消費電力がPp、負電源の消費電力がPn、GND線の消費電力P0=0である。式を簡単にするために各充電波形の積分範囲をt=0〜∞として表記しているが、時定数CRより充分大きければよく、例えばt=0〜3CRでも電力量の95%をカバーして近似的には同等である。1本の列配線で1フレームに消費される電力量は、(2N−1)C(Vs)2である。よって、M本の列配線で1フレーム中に消費される電力量は、M×(2N−1)×N(Cgs+Csc+Csp//Cs)×(Vs)2=MN(2N−1)(Cgs+Csc+Csp//Cs)(Vs)2であり、Nが1より充分大きい場合には2M(N2)(Cgs+Csc+Csp//Cs)(Vs)2とみなせる。最も消費される電力量が小さいのは列配線の電圧を変えない場合であり、1フレーム中に消費される電力量は0である。
行配線2Lに接続されているのはCgs、Cgc、Cgd//Csである。1本の行配線2Lに接続された画素はM個であるから、静電容量はC=M(Cgs+Cgc+Cgd//Cs)である。ただしCgd<<Csであるから、Cgd//Cs≒Cgdである。1フレームでゲート電圧は、オフ→オンの1回と、オン→オフの1回の、計2回変化する。ゲート電圧変化量をΔVgとすると、1本の行配線で1フレーム中に消費される電力量は図19のように計算できる。行配線2Lの電圧波形がV2である。ただし、図19はTFTがpチャネルの場合であり、nチャネルの場合は電圧の正負が逆になるが、消費電力量の式は同じである。ゲートの正電圧がVp、負電圧がVn、行配線抵抗(厳密には行配線抵抗と直列抵抗(ゲートドライバの出力抵抗等)の和)がRである。図19で、横軸は時間tである。ゲートドライバ14の正電源の電圧がVp、電流がIp、負電源の電圧がVn、電流がInである。正電源の消費電力がPp、負電源の消費電力がPnである。式を簡単にするために各充電波形の積分範囲をt=0〜∞として表記しているが、時定数CRより充分大きければよく、例えばt=0〜3CRでも電力量の95%をカバーして近似的には同等である。1本の行配線で1フレームに消費される電力量は、C(ΔVg)2である。N本の行配線で1フレーム中に消費される電力量は、N×M(Cgs+Cgc+Cgd//Cs)×(ΔVg)2=MN(Cgs+Cgc+Cgd//Cs)(ΔVg)2である。
TFTに接続されているのはCgd、Csである。静電容量はC=Cgd+Csである。1フレームで画素電圧は、画素が前回と異なる表示を行う場合に1回変化する。最も多く充電されるのは全画素の表示を変更する場合である。その場合、列配線の電圧変化量をVsとすると、1フレーム中に消費される電力量は図20のように計算できる。画素の電圧波形がVpixelである。TFT抵抗(厳密にはTFT抵抗と直列抵抗(列配線抵抗等)の和)がRである。図20で、横軸は時間tである。ドレイン電圧Vd=Vsを書込んだ時、電流がItft、消費電力がPtftである。式を簡単にするために充電波形の積分範囲をt=0〜∞として表記しているが、時定数CRより充分大きければよく、例えばt=0〜3CRでも電力量の95%をカバーして近似的には同等である。1個のTFTで1フレームに消費される電力量は(Cs+Cgd)(Vs)2であり、MN個ではMN(Cs+Cgd)(Vs)2である。Vd=−Vsの場合も同じ値である。最も消費電力量が小さいのは画素電位を変えない場合であり、1フレーム中に消費される電力量は0である。
以上のように消費される電力量の係数は、列配線でMN2、行配線でMN、画素でMNである。通常、MやNは数十〜数百である。また一般的に、Cgs、Csc、Csp、Cgc、Cgdは、Csに比べて小さく、大まかに言って2桁程度小さい。すると、列配線で1フレーム中に消費される最大電力量は、画素で1フレームに消費される最大電力量と同等であり、行配線で1フレーム中に消費される電力量はそれらより2桁小さい。
また、電子ペーパーでは同画像を数フレーム(10フレーム程度)に亘って描くことが多い。この場合、第1フレームでの書替に電力量を消費するが、第2〜10フレームでは同電位なのでほとんど消費しない。すると、列配線で約10フレーム中に消費される最大電力量は大きく、画素で約10フレーム中に消費される最大電力量は列配線で約10フレーム中に消費される最大電力量より1桁小さく、行配線で約10フレーム中に消費される電力量は画素で約10フレーム中に消費される最大電力量よりさらに1桁小さい。従って、列配線に接続された容量(Cgs、Csc、Csp)を小さくすることが、消費電力量を減らすために重要である。
よって、図1、図2、図10A〜図14Cに示す構造は、消費電力量を減らす効果がある。すなわち、上記の薄膜トランジスタアレイを表示装置に用いることにより、表示装置の書替時の消費電力量を低減することができ、電池内蔵タイプの表示装置の電池交換頻度を減らすことができる。また、RF電波から電力変換するタイプの表示装置の場合は、書替可能距離を長くすることができる。
なお、ドレイン電極5のU字部5Uの幅は一定であってもよいが、そうでなくてもよい。内縁5UIはU字線である必要があるが、外縁5UOはU字線でなくてもよい。
また、図9上に示すように、ソース電極4の幅は、列配線4Lの幅以下であることが望ましい。ソース電極4の面積はCgsに影響し、キャパシタ電極8がソース電極4を覆う場合にはCscにも影響し、列配線での消費電力量に大きく影響する。従って、ソース電極4の幅はなるべく細い方がよい。一方、列配線4Lの面積はCspに影響するものの、Cspをなす絶縁膜厚は大きいので列配線での消費電力量への影響は限定的である。列配線4Lは長いので、その電気抵抗が信号の応答を遅くして表示を悪化させる恐れがあり、また、仮に列配線4Lが断線すると影響はその先全ての画素に及ぶ。そのため、列配線4Lはソース電極4より太くてもよい。
さらに、ソース電極4が一定の幅で延びて列配線4Lに直接接続するのでなく、図9下に示すように、ソース電極4よりも細いソース接続配線4Cがソース電極4と列配線4Lをつないでもよい。ソース電極4をあまり細くできない場合でも、TFTと列配線4Lの間であるソース接続配線4Cを細くすることによって、CgsやCscを小さくすることができる。
絶縁基板1の材料としては、ガラスなどの無機物や、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルスルホン(PES)、ポリカーボネート、ポリイミド(PI)、ポリエーテルイミド(PEI)、ポリスチレン(PS)、ポリ塩化ビニル(PVC)、ポリエチレン(PE)、ポリプロピレン(PP)、ナイロン(Ny)、エポキシなどの有機物を用いることができる。
第1導電層、第2導電層、第3導電層、第4導電層の材料としては、Al、Ag、Cu、Cr、Ni、Mo、Au、Pt、Nb等の金属やそれらの合金、ITO等の導電性酸化物、カーボン、導電性高分子等を用いることができる。第1導電層、第2導電層、第3導電層、第4導電層の製法としては、インクを印刷・焼成してもよいし、スパッタ等で全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよい。あるいは、スパッタ等で全面成膜後にレジスト印刷・エッチング・レジスト剥離によって形成してもよい。
ゲート絶縁膜3、層間絶縁膜7、キャパシタ絶縁膜9の材料としては、SiO2、SiON、SiN等の無機物や、ポリビニルフェノール(PVP)、エポキシ等の有機物を用いることができる。ゲート絶縁膜3、層間絶縁膜7、キャパシタ絶縁膜9の製法としては、スパッタ、CVD等の真空成膜や、溶液の塗布・焼成によって得られる。
半導体パターン6の材料としては、アモルファスSi、poly−Si等の無機半導体や、ポリチオフェン系、アセン系、アリルアミン系などの有機半導体や、In2O3系、Ga2O3系、ZnO系、SnO2系、InGaZnO系、InGaSnO系、InSnZnO系などの酸化物半導体を用いることができる。半導体パターン6の製法としては、プラズマCVD等で成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよい。あるいは、溶液をインクジェット、ディスペンサ、凸版印刷等で印刷・焼成する方法もある。半導体パターン6の上部には、ソース電極4やドレイン電極5との電気的接触を改善するためのコンタクト層を有してもよい。チャネル上のコンタクト層は、ソース電極4・ドレイン電極5を形成後にエッチング除去してもよい。
(第2の実施形態)
次に、本発明の第2の実施形態に係わる薄膜トランジスタアレイについて第1の実施形態に係わる薄膜トランジスタアレイとの相違を中心に説明する。本発明の第2の実施形態に係わる薄膜トランジスタアレイの一部を、図3に、変形例に係る薄膜トランジスタアレイの一部を図4に示す。図3の(a)と図4の(a)は特徴をわかりやすく示すための製造途中図であり、図3の(b)と図4の(b)は完成図である。図3や図4の薄膜トランジスタアレイは、縦方向(第1の方向)に延伸する複数の列配線4Lと、これに直交する横方向(第2の方向)に延伸する複数の行配線2Lと、列配線4Lと行配線2Lとが交差する位置に対応して設けられた画素を有する。
次に、本発明の第2の実施形態に係わる薄膜トランジスタアレイについて第1の実施形態に係わる薄膜トランジスタアレイとの相違を中心に説明する。本発明の第2の実施形態に係わる薄膜トランジスタアレイの一部を、図3に、変形例に係る薄膜トランジスタアレイの一部を図4に示す。図3の(a)と図4の(a)は特徴をわかりやすく示すための製造途中図であり、図3の(b)と図4の(b)は完成図である。図3や図4の薄膜トランジスタアレイは、縦方向(第1の方向)に延伸する複数の列配線4Lと、これに直交する横方向(第2の方向)に延伸する複数の行配線2Lと、列配線4Lと行配線2Lとが交差する位置に対応して設けられた画素を有する。
図3、図4の場合、ソース電極4の先端は丸く形成されている。また、ドレイン電極5のU字形状の底も丸みを帯びている。この構造では、ソース電極4の両側の縁および先端の縁を全てチャネル領域6Cの形成に用いることができて、必要なオン電流を得るためのチャネル幅Wを充分に確保しながらソース電極4の面積を小さくでき、ゲート電極・ソース電極の重なり面積Sgsを小さくし、Cgsを小さくできる。
図3の(a)では図8のように、平面視でゲート電極2の外形がU字領域においてドレイン電極5の外縁5UOより小さく内縁5UIより大きい。すなわち、平面視において、ゲート電極2の外形線の少なくとも一部が、U字領域においてドレイン電極5のU字部5Uに重なるように形成されている。ゲート電極2の外形がU字領域においてドレイン電極5の外縁5UOより小さいので、ゲート電極・ドレイン電極の重なり面積Sgdが小さく、ゲート・ドレイン間容量Cgdも小さい。また、ゲート電極2の外形がドレイン電極5の内縁5UIより大きいので、チャネル領域6Cの電流を確実に制御できる。
図4の(a)では、平面視でゲート電極2の外形がU字領域においてドレイン電極5の外縁5UOより大きい。この場合、ドレイン接続配線5Cとゲート電極2が重なり5CXを有し、その分だけゲート・ドレイン間容量Cgdが大きくなってしまう。
図3の(a)、図4の(a)では図8のように、平面視でゲート電極2の外形が半導体パターン6の外形より大きく、ゲート電極2および半導体パターン6が開口領域に突出している。すなわち、平面視において、U字領域ではゲート電極2の外形線の少なくとも一部が、半導体パターン6の外形よりも外方に形成され、ゲート電極2および半導体パターン6の両方について、開口領域では外形線の少なくとも一部がU字部5Uの開口よりも外方に形成されている。ゲート電極2の外形が半導体パターン6の外形より大きいことにより、ゲート電極2が裏面入射光を遮光して半導体パターン6に当てない。これにより、外光による誤動作を抑制できる。特に図4の(a)ではゲート電極2の外形が図3の(a)よりも大きいので、誤動作防止効果が大きい。また、ゲート電極2および半導体パターン6が開口領域に突出することで、半導体パターン6の縁に起因する寄生トランジスタの影響を低減できる。なお、ゲート電極2や半導体パターン6が開口領域に突出する部分の形状は、図8上のように丸くてもよいし、図8下のようにまっすぐでもよい。チャネル領域6Cは、チャネルのU字領域6Uからなる主部分と、開口側に少しはみでた副部分の2領域からなる。
なお、図3の(b)、図4の(b)は、蓄積容量を有しない例である。表示媒体の静電容量が大きい場合には、表示媒体の静電容量に電荷が蓄積されて電位が保たれるので、蓄積容量をTFTアレイ内に用意する必要がない。表示媒体が液晶の場合や、表示媒体の厚さが小さい場合が、これに該当する。一方、表示媒体の静電容量が充分に大きくない場合には、蓄積容量Csを用いる。
図15A〜図15Cは、図3に蓄積容量Csを設けた例である。また、図16A〜図16Cは、図4に蓄積容量Csを設けた例である。図15A〜図15Cおよび図16A〜図16Cはいずれも、ゲート電極2・行配線2Lを有する第1導電層と、ゲート絶縁膜3と、ソース電極4・列配線4L・ドレイン電極5を有する第2導電層と、層間絶縁膜7と、キャパシタ電極8・キャパシタ配線8Lを有する第3導電層と、キャパシタ絶縁膜9と、画素電極10を有する第4導電層を少なくともこの順に積層した変形例に係る薄膜トランジスタアレイの製造工程を示している。
図15A〜図15Cおよび図16A〜図16Cに示した薄膜トランジスタアレイにおいても、図10A〜図10Cと同様の理由から、ゲート・ソース間容量Cgs、ソース・キャパシタ間容量Csc、列配線4L・画素電極10の重なりによる容量Cspを小さくすることができる。
図3の変形例として、図1の変形例である図11A〜図13Bと似た構造もあり得る。
図4の変形例として、図1の変形例である図11A〜図13Bと似た構造もあり得る。
また、上述した理由によって、図3〜図4、図15A〜図16Cに示す構造は、消費電力量を減らす効果がある。
なお、図3の(a)の場合、ドレイン電極5のU字部5Uの幅は一定であってもよいが、そうでなくてもよい。内縁5UIはU字線である必要があるが、外縁5UOはU字線でなくてもよい。図4の(a)の場合、ドレイン電極5のU字部5Uの幅は一定で細い方がよい。図4の(a)でドレイン電極5の外縁5UOが大きいと、ゲート電極・ドレイン電極間重なり面積Sgdが大きくなって、ゲート・ドレイン間容量Cgdが大きくなってしまう。
また、ソース電極4および列配線4Lの幅は、第1の実施形態に係る薄膜トランジスタアレイと同様の形状とすることができる。
また、第2の実施形態に係る薄膜トランジスタアレイの製造には、第1の実施形態に係る薄膜トランジスタアレイと同様の材料を用いることができる。
(第3の実施形態)
次に、本発明の第3の実施形態に係わる薄膜トランジスタアレイについて第1の実施形態に係わる薄膜トランジスタアレイとの相違を中心に説明する。本発明の第3の実施形態に係わる薄膜トランジスタアレイの一部を、図5に示す。図5の(a)は特徴をわかりやすく示すための製造途中図であり、図5の(b)は完成図である。図5の薄膜トランジスタアレイは、縦方向(第1の方向)に延伸する複数の列配線4Lと、これに直交する横方向(第2の方向)に延伸する複数の行配線2Lと、列配線4Lと行配線2Lとが交差する位置に対応して設けられた画素を有する。
次に、本発明の第3の実施形態に係わる薄膜トランジスタアレイについて第1の実施形態に係わる薄膜トランジスタアレイとの相違を中心に説明する。本発明の第3の実施形態に係わる薄膜トランジスタアレイの一部を、図5に示す。図5の(a)は特徴をわかりやすく示すための製造途中図であり、図5の(b)は完成図である。図5の薄膜トランジスタアレイは、縦方向(第1の方向)に延伸する複数の列配線4Lと、これに直交する横方向(第2の方向)に延伸する複数の行配線2Lと、列配線4Lと行配線2Lとが交差する位置に対応して設けられた画素を有する。
画素は、薄膜トランジスタと画素電極10を少なくとも有し、薄膜トランジスタはゲート電極2、ソース電極4、ドレイン電極5を有する。平面視で、ソース電極4は、先端が丸く形成された一定の幅の線状であって、ドレイン電極5は、所定の距離の隙間を介してソース電極4を囲むU字状のU字部5Uを有し、半導体パターン6は、少なくとも一部がソース電極4およびドレイン電極5間をつないでチャネル領域6Cをなす。その際、半導体パターン6の上にはU字状の絶縁性のエッチングストッパ層6Sが所定の距離の隙間を含むように形成され、半導体パターン6はエッチングストッパ層6Sの下およびソース電極4およびドレイン電極5の下においてチャネル領域6Cとなる。ゲート電極2はゲート絶縁膜3を介して少なくとも一部がチャネル領域6Cと重なり、ソース電極4は列配線4Lに接続され、ゲート電極2はゲート接続配線2Cを介して行配線2Lに接続され、ドレイン電極5は少なくともドレイン接続配線5Cを介して画素電極10に接続されている。なお、図6に示すドレイン電極5のU字部5Uの外縁5UOと内縁5UIと同様に、エッチングストッパ層6SのU字形状の外側の線を外縁6SO、内側の線を内縁6SIと呼ぶ。
この構造では、ソース電極4の両側の縁および先端の縁に近い、エッチングストッパ層6Sの内縁6SIをチャネル領域6Cの形成に用いることができて、必要なオン電流を得るためのチャネル幅Wを充分に確保しながらソース電極4の面積を小さくでき、ゲート電極・ソース電極の重なり面積Sgsを小さくし、Cgsを小さくできる。
また、ゲート接続配線2Cは、ゲート電極2より細く、ドレイン電極5およびドレイン接続配線5Cの少なくともいずれかと重なりを有しない。それにより、ゲート・ドレイン間容量Cgdを小さく保つことができる。
図5の(a)では図9のように、平面視でゲート電極2の外形がU字領域においてドレイン電極5の外縁5UOより小さくエッチングストッパ層6Sの外縁6SOより大きい。すなわち、平面視において、ゲート電極2の外形線の少なくとも一部が、U字領域においてドレイン電極5のU字部5Uに重なり、かつエッチングストッパ層6Sの外縁6SOより外方に形成されている。ゲート電極2の外形がU字領域においてドレイン電極5の外縁5UOより小さいので、ゲート電極・ドレイン電極の重なり面積Sgdが小さく、ゲート・ドレイン間容量Cgdも小さい。また、ゲート電極2の外形がエッチングストッパ層6Sの外縁6SOより大きいので、ゲート電極2は平面視でエッチングストッパ層6Sを含むことになり、チャネル領域6Cの電流を確実に制御できる。
なお、図5の(b)は、蓄積容量を有しない例である。表示媒体の静電容量が大きい場合には、表示媒体の静電容量に電荷が蓄積されて電位が保たれるので、蓄積容量をTFTアレイ内に用意する必要がない。表示媒体が液晶の場合や、表示媒体の厚さが小さい場合が、これに該当する。一方、表示媒体の静電容量が充分に大きくない場合には、蓄積容量Csを用いる。
図17A〜図17Cは、蓄積容量Csを有する例である。図17A〜図17CのTFTは、ゲート電極2・行配線2Lを有する第1導電層と、ゲート絶縁膜3と、ソース電極4・列配線4L・ドレイン電極5を有する第2導電層と、層間絶縁膜7と、キャパシタ電極8・キャパシタ配線8Lを有する第3導電層と、キャパシタ絶縁膜9と、画素電極10を有する第4導電層を少なくともこの順に積層した変形例に係る薄膜トランジスタアレイの製造工程を示している。
製造された薄膜トランジスタアレイにおいて、半導体パターン6の上には、U字形状のエッチングストッパ層6Sが形成され、半導体パターン6は、平面視でエッチングストッパ層6Sの内縁6SIより内側においてソース電極4に接触し、エッチングストッパ層6SのU字の外縁6SOより外側においてドレイン電極5に接触し、エッチングストッパ層6Sの直下の半導体パターン6がチャネルのU字領域6Uをなす。平面視でソース電極4は一定の幅の線状であるが、エッチングストッパ層6Sの内縁6SIがソース電極4の内部にあるようにする必要があり、解像限界近くまではソース電極4の幅を狭くすることができないが、ある程度は細くすることができる。そのため、ソース電極4の面積が小さいのでゲート電極2・ソース電極4の重なり面積Sgsが小さく、ゲート・ソース間容量Cgsが小さい。ゲート絶縁膜3の誘電率をεgi、膜厚をDgiとすると、Cgs=εgi・Sgs/Dgiである。ただし、行配線2L・列配線4Lの重なり面積Sgslを無視できず、その分が加算されてCgs=εgi・(Sgs+Sgsl)/Dgiである。
また、平面視で、列配線4Lがキャパシタ電極8やキャパシタ配線8Lと重ならない。列配線4L・キャパシタ電極8の重なりをなくすことで、ソース・キャパシタ間容量Cscを小さくできる。TFTをキャパシタ電極8で覆う場合、ソース電極4がある程度細いことにより、ソース電極4の面積が小さいのでソース電極4・キャパシタ電極8の重なり面積Sscが小さく、ソース・キャパシタ間容量Cscが小さい。層間絶縁膜7の誘電率をεil、膜厚をDilとすると、Csc=εil・Ssc/Dilである。(図17Bの(d)の変形例としてTFTをキャパシタ電極8で覆わない場合、ソース電極4・キャパシタ電極8の重なり面積Sscはほぼ0であり、ソース・キャパシタ間容量Cscはほぼ0である。)
画素電極10がドレイン電極5とは別の層に属し、画素電極10・ドレイン電極5間にキャパシタ絶縁膜9と層間絶縁膜7を有するので、ドレイン電極5は、ドレイン接続配線5C、ドレインパッド5P、層間絶縁膜7の開口、キャパシタ絶縁膜9の開口を介して、画素電極10に接続される。平面視で、列配線4Lの大部分が画素電極10と重なることが望ましい。列配線4Lの大部分が画素電極10と重なることによって、列配線4Lの電位が表示媒体の色に影響しない。列配線4L・画素電極10の重なりによる容量Cspが発生するものの、キャパシタ絶縁膜9と層間絶縁膜7の2層を挟んでいるので容量Cspはあまり大きくない。キャパシタ絶縁膜9の誘電率をεci、膜厚をDciとすると、Csp=Ssp/(Dci/εci+Dil/εil)である。
図5の変形例として、図1の変形例である図11A〜図13Bと似た構造もあり得る。
また、第1の実施形態に記した理由によって、図5、図17A〜図17Cに示す構造は、消費電力量を減らす効果がある。
なお、図5の(a)の場合、ドレイン電極5のU字部5Uの幅は一定であってもよいが、そうでなくてもよい。内縁5UIはU字線である必要があるが、外縁5UOはU字線でなくてもよい。また、エッチングストッパ層6Sの幅も一定であってよいし、そうでなくてもよい。
また、ソース電極4および列配線4Lの幅は、第1の実施形態に係る薄膜トランジスタアレイと同様の形状とすることができる。
また、第3の実施形態に係る薄膜トランジスタアレイの製造には、第1の実施形態に係る薄膜トランジスタアレイと同様の材料を用いることができる。
(実施例1)
図10Aの(a)〜図10Cの(e)に示すTFTアレイを作製した。絶縁基板(ガラス基板)1上に第1導電層としてMoをスパッタ成膜し、フォトレジスト塗布・Moエッチング・レジスト除去によりゲート電極2、行配線2Lを形成した(図10Aの(a))。次に、ゲート絶縁膜3としてSiN、半導体としてアモルファスSi、コンタクト層としてn+アモルファスSiを成膜し、レジスト塗布・Siエッチング・レジスト除去により半導体パターン6を形成した(図10Aの(b))。さらに、第2導電層としてMoを成膜し、レジスト塗布・Moエッチング・レジスト除去によってソース電極4、列配線4L、ドレイン電極5、ドレイン接続配線5C、ドレインパッド5Pを形成し、短時間のSiエッチングでチャネル領域6C上のコンタクト層を除去した(図10Bの(c))。
図10Aの(a)〜図10Cの(e)に示すTFTアレイを作製した。絶縁基板(ガラス基板)1上に第1導電層としてMoをスパッタ成膜し、フォトレジスト塗布・Moエッチング・レジスト除去によりゲート電極2、行配線2Lを形成した(図10Aの(a))。次に、ゲート絶縁膜3としてSiN、半導体としてアモルファスSi、コンタクト層としてn+アモルファスSiを成膜し、レジスト塗布・Siエッチング・レジスト除去により半導体パターン6を形成した(図10Aの(b))。さらに、第2導電層としてMoを成膜し、レジスト塗布・Moエッチング・レジスト除去によってソース電極4、列配線4L、ドレイン電極5、ドレイン接続配線5C、ドレインパッド5Pを形成し、短時間のSiエッチングでチャネル領域6C上のコンタクト層を除去した(図10Bの(c))。
層間絶縁膜7としてSiN、第3導電層としてMoを成膜し、レジスト塗布・Moエッチング・レジスト除去によってキャパシタ電極8、キャパシタ配線8Lを形成した(図10Bの(d))。次にキャパシタ絶縁膜9としてSiNを成膜し、レジスト塗布・SiNエッチング・レジスト除去によってキャパシタ絶縁膜9および層間絶縁膜7に開口を形成した後、第4導電層としてMoを成膜し、レジスト塗布・Moエッチング・レジスト除去によって画素電極10を形成した(図10Cの(e))。
ゲート電極・ソース電極の重なり面積Sgs=126μm2、ソース電極・キャパシタ電極の重なり面積Ssc=166μm2、列配線・画素電極の重なり面積Ssp=1016μm2、ゲート絶縁膜3の膜厚Dgi=0.5μm、層間絶縁膜7の膜厚Dil=1μm、キャパシタ絶縁膜9の膜厚Dci=0.5μm、SiNの比誘電率=7より、Cgs=16fF、Csc=10fF、Csp=42fFである。列数M=640、行数N=480、Vs=15Vのとき、列配線による消費電力量は1フレーム当たり4.5mJであった。
(実施例2)
図14Aの(a)〜図14Cの(e)に示すTFTアレイを作製した。各部の形成方法および用いた材料は実施例1と同じとした。
図14Aの(a)〜図14Cの(e)に示すTFTアレイを作製した。各部の形成方法および用いた材料は実施例1と同じとした。
ゲート電極・ソース電極の重なり面積Sgs=126μm2、ソース電極・キャパシタ電極の重なり面積Ssc=166μm2、列配線・画素電極の重なり面積Ssp=1016μm2、ゲート絶縁膜3の膜厚Dgi=0.5μm、層間絶縁膜7の膜厚Dil=1μm、キャパシタ絶縁膜9の膜厚Dci=0.5μm、SiNの比誘電率=7より、Cgs=16fF、Csc=10fF、Csp=42fFである。列数M=640、行数N=480、Vs=15Vのとき、列配線による消費電力量は1フレーム当たり4.5mJであった。
(実施例3)
図15Aの(a)〜図15Cの(e)に示すTFTアレイを作製した。各部の形成方法および用いた材料は実施例1と同じとした。
図15Aの(a)〜図15Cの(e)に示すTFTアレイを作製した。各部の形成方法および用いた材料は実施例1と同じとした。
ゲート電極・ソース電極の重なり面積Sgs=142μm2、ソース電極・キャパシタ電極の重なり面積Ssc=166μm2、列配線・画素電極の重なり面積Ssp=1016μm2、ゲート絶縁膜3の膜厚Dgi=0.5μm、層間絶縁膜7の膜厚Dil=1μm、キャパシタ絶縁膜9の膜厚Dci=0.5μm、SiNの比誘電率=7より、Cgs=18fF、Csc=10fF、Csp=42fFである。列数M=640、行数N=480、Vs=15Vのとき、列配線による消費電力量は1フレーム当たり4.6mJであった。
(実施例4)
図16Aの(a)〜図16Cの(e)に示すTFTアレイを作製した。各部の形成方法および用いた材料は実施例1と同じとした。
図16Aの(a)〜図16Cの(e)に示すTFTアレイを作製した。各部の形成方法および用いた材料は実施例1と同じとした。
ゲート電極・ソース電極の重なり面積Sgs=158μm2、ソース電極・キャパシタ電極の重なり面積Ssc=166μm2、列配線・画素電極の重なり面積Ssp=1016μm2、ゲート絶縁膜3の膜厚Dgi=0.5μm、層間絶縁膜7の膜厚Dil=1μm、キャパシタ絶縁膜9の膜厚Dci=0.5μm、SiNの比誘電率=7より、Cgs=20fF、Csc=10fF、Csp=42fFである。列数M=640、行数N=480、Vs=15Vのとき、列配線による消費電力量は1フレーム当たり4.8mJであった。
(実施例5)
図17Aの(a)〜図17Cの(e)に示すTFTアレイを作製した。絶縁基板(ガラス基板)1上に第1導電層としてMoをスパッタ成膜し、フォトレジスト塗布・Moエッチング・レジスト除去によりゲート電極2、行配線2Lを形成した(図17Aの(a))。次に、ゲート絶縁膜3としてSiN、半導体としてアモルファスSi、エッチングストッパ層としてSiN、を成膜し、レジスト塗布・SiNエッチング・レジスト除去によりエッチングストッパ層6Sを形成した(図17Aの(b))。さらに、コンタクト層としてn+アモルファスSiを、第2導電層としてMoを成膜し、レジスト塗布・Moエッチング・Siエッチング、レジスト除去によってソース電極4、ソース接続配線4C、列配線4L、ドレイン電極5、ドレイン接続配線5C、ドレインパッド5Pを形成し、かつ、エッチングストッパ層6S、ソース電極4、ソース接続配線4C、列配線4L、ドレイン電極5、ドレイン接続配線5C以外の部分の半導体を除去して半導体パターン6とした(図17Bの(c))。
図17Aの(a)〜図17Cの(e)に示すTFTアレイを作製した。絶縁基板(ガラス基板)1上に第1導電層としてMoをスパッタ成膜し、フォトレジスト塗布・Moエッチング・レジスト除去によりゲート電極2、行配線2Lを形成した(図17Aの(a))。次に、ゲート絶縁膜3としてSiN、半導体としてアモルファスSi、エッチングストッパ層としてSiN、を成膜し、レジスト塗布・SiNエッチング・レジスト除去によりエッチングストッパ層6Sを形成した(図17Aの(b))。さらに、コンタクト層としてn+アモルファスSiを、第2導電層としてMoを成膜し、レジスト塗布・Moエッチング・Siエッチング、レジスト除去によってソース電極4、ソース接続配線4C、列配線4L、ドレイン電極5、ドレイン接続配線5C、ドレインパッド5Pを形成し、かつ、エッチングストッパ層6S、ソース電極4、ソース接続配線4C、列配線4L、ドレイン電極5、ドレイン接続配線5C以外の部分の半導体を除去して半導体パターン6とした(図17Bの(c))。
層間絶縁膜7以降の各部の形成方法および用いた材料は実施例1と同じとした。
ゲート電極・ソース電極の重なり面積Sgs=233μm2、ソース電極・キャパシタ電極の重なり面積Ssc=273μm2、列配線・画素電極の重なり面積Ssp=1016μm2、ゲート絶縁膜3の膜厚Dgi=0.5μm、層間絶縁膜7の膜厚Dil=1μm、キャパシタ絶縁膜9の膜厚Dci=0.5μm、SiNの比誘電率=7より、Cgs=29fF、Csc=17fF、Csp=42fFである。列数M=640、行数N=480、Vs=15Vのとき、列配線による消費電力量は1フレーム当たり5.8mJであった。
以上では、ドレイン電極のU字形状の底が丸みを有し、半円状であり、ソース電極の先端の丸みと同心円状であり、ソース電極の直線部の両側だけでなく、ソース電極の先端部においても、ソース電極・ドレイン電極間の間隔が実質的に一定である実施例を用いて各測定を行った。しかし、ソース電極・ドレイン電極間の間隔が実質的に一定であれば、図6C、図6Eで示した、ドレイン電極のU字形状の底の少なくともソース電極の先端と対向する部分が丸みを有さず、ソース電極の先端が矩形である実施形態においても同様の結果が得られる。
(比較例)
図1のTFTアレイを、図21に示すTFTアレイのようにドレイン電極5を線状、ソース電極4をU字状に変えたものを、実施例1と同様の方法で作製した。
図1のTFTアレイを、図21に示すTFTアレイのようにドレイン電極5を線状、ソース電極4をU字状に変えたものを、実施例1と同様の方法で作製した。
ゲート電極・ソース電極の重なり面積Sgs=293μm2、ソース電極・キャパシタ電極の重なり面積Ssc=317μm2、列配線・画素電極の重なり面積Ssp=1016μm2、ゲート絶縁膜3の膜厚Dgi=0.5μm、層間絶縁膜7の膜厚Dil=1μm、キャパシタ絶縁膜9の膜厚Dci=0.5μm、SiNの比誘電率=7より、Cgs=36fF、Csc=20fF、Csp=42fFである。列数M=640、行数N=480、Vs=15Vのとき、列配線による消費電力量は1フレーム当たり6.5mJであった。
本発明は、電子ペーパー等の表示装置に用いることができる。
1 … 絶縁基板
2 … ゲート電極
2C … ゲート接続配線
2L … 行配線
3 … ゲート絶縁膜
4 … ソース電極
4C … ソース接続配線
4L … 列配線
5 … ドレイン電極
5U … ドレイン電極のU字部
5UI … ドレイン電極の内縁
5UO … ドレイン電極の外縁
5C … ドレイン接続配線
5P … ドレインパッド
5S … ドレイン副電極
6 … 半導体パターン
6C … チャネル
6U … チャネルのU字領域
6S … エッチングストッパ層
6SI … エッチングストッパ層の内縁
6SO … エッチングストッパ層の外縁
7 … 層間絶縁膜
8 … キャパシタ電極
8L … キャパシタ配線
9 … キャパシタ絶縁膜
10 … 画素電極
2 … ゲート電極
2C … ゲート接続配線
2L … 行配線
3 … ゲート絶縁膜
4 … ソース電極
4C … ソース接続配線
4L … 列配線
5 … ドレイン電極
5U … ドレイン電極のU字部
5UI … ドレイン電極の内縁
5UO … ドレイン電極の外縁
5C … ドレイン接続配線
5P … ドレインパッド
5S … ドレイン副電極
6 … 半導体パターン
6C … チャネル
6U … チャネルのU字領域
6S … エッチングストッパ層
6SI … エッチングストッパ層の内縁
6SO … エッチングストッパ層の外縁
7 … 層間絶縁膜
8 … キャパシタ電極
8L … キャパシタ配線
9 … キャパシタ絶縁膜
10 … 画素電極
Claims (12)
- 絶縁基板と、
前記絶縁基板上において、第1の方向に延伸する複数の列配線および前記第1の方向に直交する第2の方向に延伸する複数の行配線と、
前記列配線と前記行配線とが交差する位置に対応して前記絶縁基板上に設けられた、薄膜トランジスタおよび画素電極を有する複数の画素とを含む薄膜トランジスタアレイであって、
前記薄膜トランジスタは、ゲート電極、ソース電極、ドレイン電極、および半導体パターンを有し、
前記ソース電極は、平面視で、一定の幅の線状であって、
前記ドレイン電極は、平面視で、所定の距離の隙間を介して前記ソース電極を囲むU字状のU字部を有し、
前記半導体パターンは、少なくとも前記ソース電極および前記ドレイン電極間をつないでチャネル領域をなし、
前記ゲート電極は、ゲート絶縁膜を介して前記チャネル領域と重なり、平面視で前記チャネル領域を含み、
前記ソース電極は前記列配線に接続され、前記ゲート電極はゲート接続配線によって前記行配線に接続され、前記ドレイン電極はドレイン接続配線によって前記画素電極に接続されている、
薄膜トランジスタアレイ。 - 前記ソース電極は、平面視で、先端が丸く形成された一定の幅の線状である、
請求項1記載の薄膜トランジスタアレイ。 - 平面視で、前記ゲート接続配線が前記ドレイン電極および前記ドレイン接続配線の少なくともいずれかと重ならないように形成されている、
請求項1または2記載の薄膜トランジスタアレイ。 - 平面視で、前記ゲート電極の外形線の少なくとも一部が前記ドレイン電極のU字部に重なるように形成されている、
請求項1〜3のいずれか1項に記載の薄膜トランジスタアレイ。 - 平面視で、前記ゲート電極の外形線の少なくとも一部が前記半導体パターンに重なるとともに、前記ドレイン電極のU字部の開口よりも外方に形成され、
前記半導体パターンの外形線の少なくとも一部が前記ゲート電極の外形線よりも内方に形成されている、
請求項1〜4のいずれか1項に記載の薄膜トランジスタアレイ。 - 平面視で、前記ゲート電極の外形線の少なくとも一部が前記半導体パターンの外形線よりも外方に形成され、
前記ゲート電極および前記半導体パターンの両方について、外形線の少なくとも一部が前記ドレイン電極のU字部の開口よりも外方に形成されている、
請求項1〜4のいずれか1項に記載の薄膜トランジスタアレイ。 - 前記半導体パターンの上層かつ前記ソース電極および前記ドレイン電極の下層に、絶縁性のエッチングストッパ層を有し、
前記エッチングストッパ層は、平面視で一定幅を有するU字形状であって前記所定の距離の隙間を含むように形成されることにより前記チャネル領域を規定し、
平面視で、前記ゲート電極の外形線の少なくとも一部が前記ドレイン電極のU字部に重なり、かつ前記エッチングストッパ層の外縁より外方に形成されている、
請求項1〜4のいずれか1項に記載の薄膜トランジスタアレイ。 - 平面視で、前記ソース電極の幅が前記列配線の幅以下である、
請求項1〜7のいずれか1項に記載の薄膜トランジスタアレイ。 - 前記ソース電極と前記列配線の間をつなぐソース接続配線を有し、平面視で、前記ソース接続配線の幅が前記ソース電極の幅より小さい、
請求項1〜8のいずれか1項に記載の薄膜トランジスタアレイ。 - 前記画素は、キャパシタ電極をさらに有し、
前記キャパシタ電極は前記画素電極との間に静電容量を有することができ、
前記キャパシタ電極はキャパシタ配線に接続されている、
請求項1〜9のいずれか1項に記載の薄膜トランジスタアレイ。 - 前記ゲート電極および前記行配線を有する層と、
前記ゲート絶縁膜と、
前記ソース電極、前記列配線、および前記ドレイン電極を有する層と、
層間絶縁膜と、
前記キャパシタ電極および前記キャパシタ配線を有する層と、
キャパシタ絶縁膜と、
前記画素電極を有する層を少なくともこの順に有し、
平面視で、
前記列配線が前記キャパシタ電極および前記キャパシタ配線の少なくともいずれかと重ならない、
請求項10記載の薄膜トランジスタアレイ。 - 前記ソース電極、前記列配線、および前記ドレイン電極を有する層と、
前記ゲート絶縁膜と、
前記ゲート電極および前記行配線を有する層と、
層間絶縁膜と、
前記キャパシタ電極および前記キャパシタ配線を有する層と、
キャパシタ絶縁膜と、
前記画素電極を有する層を少なくともこの順に有し、
平面視で、
前記列配線が前記キャパシタ電極および前記キャパシタ配線の少なくともいずれかと重ならない、
請求項10記載の薄膜トランジスタアレイ。
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