JP6028642B2 - 薄膜トランジスタアレイ - Google Patents

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Description

本発明は、薄膜トランジスタアレイに関し、特に、フレキシブル基板や印刷法に適した薄膜トランジスタアレイに係る。
半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン（ａ-Ｓｉ）やポリシリコン（ｐｏｌｙ-Ｓｉ）の薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）アレイが製造され、液晶ディスプレイや電気泳動ディスプレイなどに応用されている（非特許文献１）。ＴＦＴとしては、例えば図９のようなものが用いられている（図９では半導体形状は、明示されていない）。ここでＴＦＴはスイッチの役割を果たしており、ゲート配線２’に与えられた選択電圧によってＴＦＴをオンにした時に、ソース配線４’に与えられた信号電圧をドレイン５に接続された画素電極７に書き込む。書き込まれた電圧は、画素電極７／ゲート絶縁膜／キャパシタ電極１０によって構成される蓄積キャパシタに保持される。ゲート絶縁膜は、ゲート電極２、ゲート配線２’、キャパシタ電極１０、および、キャパシタ配線１０’よりも上層にあり、ソース電極４、ソース配線４’、ドレイン電極５、画素電極７、および、図示しない半導体パターンよりも下層にある。キャパシタ電極１０にはキャパシタ配線１０’から電圧が印加される。ここで、ＴＦＴアレイの場合、ソースおよびドレインの働きは書き込む電圧の極性によって変わるため、動作の特徴でソースおよびドレインの名称を決められない。そこで、便宜的に一方をソース、他方をドレインと、呼び方を統一しておく。本発明では、配線に接続されている方をソース、画素電極に接続されている方をドレインと呼ぶ。
国際公開第２０１０／１０７０２７号
松本正一編著：「液晶ディスプレイ技術 −アクティブマトリクス ＬＣＤ−」産業図書、１９９６年１１月発行、ｐ．５５
我々は、印刷法に適したＴＦＴアレイとして、図１０〜１２のようにソース配線領域内にチャネル部を有し、チャネル部およびソース配線をストライプ絶縁層で覆う構造を発明した（特許文献１）。この構造により、ソース配線４’の外にＴＦＴ領域を設ける必要がないため、画素電極７の面積が大きいＴＦＴとすることができた。
しかし、図１０のようなクシ形構造では、ドレイン電極５のうち、ゲート電極２と重なりを有しかつチャネルを形成しない部分即ちチャネルまで給電するための部分１１が複数本存在するため（図１３）、ゲート・ドレイン間容量（＝ゲート・画素間容量）が大きくなり、ゲート電圧がオンからオフに変化する際の電圧変化が画素電位に影響する、いわゆるゲートフィードスルー電圧が大きくなり、表示品質が悪くなるという問題があった。
また、図１１のようなＴ字形や図１２のようなＬ字形の場合、チャネル長を大きくすると、ソース配線４’の幅がその２倍分広くなり、ゲート・ソース間容量が大きくなるという問題があった（図１４（ａ）、１５（ａ））。また、図１４（ｂ）や図１５（ｂ）のように層間絶縁膜８および上部画素電極９を有する構造の場合、ソース・画素間容量が大きくなるという問題があった。ゲート・ソース間容量が大きいと、過剰な充放電電流が流れるため、消費電力が大きくなる。また、ソース・画素間容量が大きいと、ソース電圧の変化が画素電位に影響するソースラインカップリングが大きくなり、表示品質が悪くなる。
また、図１３、１４（ｃ）、１５（ｃ）のように、チャネルを形成する部分のドレイン電極５および／またはソース電極４に内角１８０°未満の角部１２が存在する場合、その頂点部分に電流が集中するので、ドレイン電極５および／またはソース電極４および頂点近傍の半導体パターン６が劣化しやすいという問題があった。
さらには、ゲート電極２とキャパシタ電極１０の間隔が小さい部分において、ゲート・キャパシタ間ショートが起こり易いという問題があった。
本発明は、係る従来技術の状況に鑑みてなされたもので、ゲート・ソース間容量が小さい、ソース・画素間容量が小さい、ゲート・ドレイン間容量（＝ゲート・画素間容量）が小さい、劣化しにくい、欠陥の少ない、薄膜トランジスタアレイを提供することを課題とする。
上記課題を解決するための、第１の発明は、絶縁基板上に、ゲート電極および前記ゲート電極に接続されたゲート配線ならびにキャパシタ電極および前記キャパシタ電極に接続されたキャパシタ配線と、ゲート絶縁膜と、平面視で前記ゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを有し、少なくとも前記ソース電極と前記ドレイン電極との前記間隙に半導体パターンを有し、前記ソース電極に接続されたソース配線と、前記ドレイン電極に接続され平面視で前記キャパシタ電極と重なっている画素電極と、前記半導体パターンの上を覆う保護層とを有する薄膜トランジスタであって、
平面視で、前記ドレイン電極が１本の等幅の線状であり、前記ソース電極が線状かつ前記ドレイン電極を前記ドレイン電極から一定間隔を隔てて囲むさや形状であり、前記ソース配線が複数のソース電極間を結ぶように形成されているとともに前記半導体パターンのうち前記ソース電極と前記ドレイン電極との前記間隙にある部分をゲート配線の延伸方向に垂直な方向に延長した領域の幅よりも細いことを特徴とする薄膜トランジスタアレイである。
第２の発明は、前記第１の発明において、平面視で、前記ソース配線が、前記半導体パターンのうち前記ソース電極と前記ドレイン電極との間にある部分を前記ゲート配線の延伸方向に垂直な方向に延長した領域の内部に収まっていることを特徴とする薄膜トランジスタアレイである。
第３の発明は、前記第１または第２の発明において、平面視で、前記ドレイン電極が前記ゲート配線の延伸方向に平行な方向から前記ソース配線の延伸方向に平行な方向に曲がって引き回されており、前記ソース電極の前記さや形状が前記ドレイン電極の引回し方向に沿って曲線状になっていることを特徴とする薄膜トランジスタアレイである。
第４の発明は、前記第１〜第３のいずれかの発明において、平面視で、前記ドレイン電極の先端が丸くなっており、前記ソース電極のさや形状の先端が前記ドレイン電極の先端に沿って曲線状になっていることを特徴とする薄膜トランジスタアレイである。
第５の発明は、前記第１〜第４のいずれかの発明において、平面視で、前記半導体パターンが、前記ソース配線の延伸方向に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることを特徴とする薄膜トランジスタアレイである。
第６の発明は、前記第１〜第５のいずれかの発明において、平面視で、前記半導体パターンの縁が、前記ドレイン電極およびそれを囲むソース電極のさや形状の開口部先端付近と交差していることを特徴とする薄膜トランジスタアレイである。
第７の発明は、前記第１〜第６のいずれかの発明において、平面視で、前記保護層が、前記ソース配線の延伸方向に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることを特徴とする薄膜トランジスタアレイである。
第８の発明は、前記第３〜第７のいずれかの発明において、平面視で、前記ゲート電極が、長方形でなく、前記ソース電極の曲線状に沿った、曲線状または多角形状であることを特徴とする薄膜トランジスタアレイである。
第９の発明は、前記第１〜第８のいずれかの発明において、さらに、前記画素電極上に穴を有する層間絶縁膜と、前記層間絶縁膜の穴を通じて前記画素電極に接続された上部画素電極とを有することを特徴とする薄膜トランジスタアレイである。
本発明によれば、表示品質が良い、劣化しにくい、欠陥が少ない、薄膜トランジスタアレイを提供できる。
本発明の第１の実施形態に係る薄膜トランジスタの構成の一例を示す平面図 本発明の第１の実施形態に係る薄膜トランジスタの構成の他の例を示す平面図 本発明の第１の実施形態に係る薄膜トランジスタの製造方法の一例を示す平面図 本発明の第２の実施形態に係る薄膜トランジスタの構成の一例を示す平面図 本発明の第２の実施形態に係る薄膜トランジスタの構成の他の例を示す平面図 本発明の第２の実施形態に係る薄膜トランジスタの製造方法の一例を示す平面図 本発明の第２の実施形態に係る薄膜トランジスタの構成のさらに他の例を示す平面図 本発明の第２の実施形態に係る薄膜トランジスタの製造方法の他の例を示す平面図 従来の薄膜トランジスタの構成例を示す平面図 従来の薄膜トランジスタの第２の構成例を示す平面図 従来の薄膜トランジスタの第３の構成例を示す平面図 従来の薄膜トランジスタの第４の構成例を示す平面図 ドレイン電極がクシ形の場合の薄膜トランジスタの構成例を示す平面図 ドレイン電極がＴ字形でチャネル長が大きい場合の薄膜トランジスタの構成例を示す平面図 ドレイン電極がＬ字形でチャネル長が大きい場合の薄膜トランジスタの構成例を示す平面図 図３の製造方法により作製した、ゲート電極が四角形の薄膜トランジスタの構成例を示す平面図 図６の製造方法により作製した、ゲート電極が四角形の薄膜トランジスタの構成例を示す平面図
本発明の実施の形態について、以下に図面を使用して詳細に説明する。なお、以下に使
用する図面では、説明を判り易くするために縮尺は正確には描かれていない。
（第１の実施形態）
本発明の第１の実施形態に係る薄膜トランジスタアレイの構成の一例を、図１に示す。図１（ａ）は層間絶縁膜８と上部画素電極９を有しない薄膜トランジスタアレイの１画素部分を示す平面図、図１（ｂ）は、図１（ａ）の上に層間絶縁膜８と上部画素電極９を有する薄膜トランジスタアレイの１画素部分を示す平面図、図１（ｃ）は、チャネル部と領域Ａ、ゲート電極２とゲート配線２’、キャパシタ電極１０とキャパシタ配線１０’、ソース電極４とソース配線４’、ドレイン電極５と画素電極７を示す１画素部分の説明図である。図１に示すように、本実施形態に係る薄膜トランジスタアレイは、絶縁基板１上に、下層側から上層側へ向う順に、ゲート電極２およびゲート電極２に接続されたゲート配線２’、ならびに、キャパシタ電極１０およびキャパシタ電極１０に接続されたキャパシタ配線１０’と、ゲート絶縁膜３（図３（ｂ）参照）と、上から見てゲート電極２と重なる領域に互いの間隙を有するソース電極４およびドレイン電極５とを有し、平面視で（基板面に垂直な方向に見て）少なくともソース電極４とドレイン電極５との間隙に半導体パターン６を有し、ソース電極４はソース配線４’に接続されており、ドレイン電極５は画素電極７に接続されており、半導体パターン６の上を覆う保護層６’を有する薄膜トランジスタである。図１（ｂ）ではさらに画素電極７上に穴８Ａを有する層間絶縁膜８と、穴８Ａを介して画素電極７と接続された上部画素電極９を有する。当該薄膜トランジスタにおいては、平面視で、ドレイン電極５が１本の等幅の線状であり、ソース電極４が線状かつドレイン電極５をドレイン電極５から一定間隔を隔てて囲むさや形状であり（図１（ｃ）参照）、ソース配線４’が複数のソース電極４間を結ぶように形成されており、ソース配線４’は、半導体パターン６のうち、ゲート電極２上でソース電極４とドレイン電極５との間隙に形成された部分を、ゲート配線２’の延伸方向に垂直な方向に延長した領域Ａの幅よりも細い（図１（ｃ）参照）。ソース配線４’が細いことにより、ゲート・ソースの重なり面積とソース・上部画素電極の重なり面積を小さくすることができ、ゲート・ソース間容量およびソース・画素間容量を小さくすることができる。
ゲート・ソース間容量が小さいことにより、ゲート・ソース間容量の充放電による電力消費を小さくすることができる。また、ソース・画素間容量が小さいことにより、ソース電圧変化が画素電位に影響する、ソースラインカップリングを小さくするこができ、表示品質が良くなる。一方、このドレイン電極５の形状でチャネルがソース配線４’内に収まるようにすると、ソース配線４’の幅が大きくなってしまい、ゲート・ソース間容量や、ソース・画素間容量が大きくなってしまう。
また、図１では、ドレイン電極５は１本の直線状であり、先端が丸くなっている。そして、それを囲むソース電極４のさや形状は、ドレイン電極先端の丸みに沿って曲線状になっている。ドレイン電極５が１本の線状であることにより、ドレイン電極５のうち、ゲート電極２と重なりを有しかつチャネルを形成しない部分即ちチャネルまで給電するための部分が１本で済むため、ゲート・ドレイン間容量（＝ゲート・画素間容量）が小さくなり、ゲート電圧がオンからオフに変化する際の電圧変化が画素電位に影響する、いわゆるゲートフィードスルー電圧を小さく抑えることができ、表示品質が良くなる。また、チャネル内のドレイン電極５やソース電極４に内角１８０°未満の角部がないため、電流集中がなく、ソース電極４、ドレイン電極５、半導体パターン６の劣化を抑えることができる。なお、第１の実施形態は、チャネル幅をあまり大きくできないので、移動度が大きい半導体に適している。
ここで、半導体パターン６のうち、ゲート電極２上でソース電極４とドレイン電極５との間隙に形成された部分が、制御された電流が流れる部分であり、チャネルと呼ばれる。このチャネル部を、ゲート配線２’の延伸方向に垂直な方向に延長した領域が、領域Ａである（図１（ｃ））。ソース電極４・ドレイン電極５間の距離が、制御された電流が流れる長さであり、チャネル長と呼ばれる。制御された電流が流れる幅（チャネル幅）は、制御された電流が流れる方向に垂直な方向のチャネル寸法であり、チャネルのソース電極４・ドレイン電極５間の中心線の長さとみなすことができる。
また、ソース配線４’が上記領域Ａの内部に収まっている。これにより、ソース配線４’とソース電極４が全体としてほぼ一直線上に並ぶため、ソース配線４’・ソース電極４・ドレイン電極５・画素電極７を形成する際にソース配線４’にかかる応力を小さくすることができ、ソース配線４’の断線が起こりにくい。また、図１（ｃ）ではソース配線４’がソース電極４とつながる部分において、ソース配線４’とソース電極４を一体に見た場合に内角１８０°以上の角部が形成されているが、この部分を曲線状や面取りにしてもよい。それにより、さらに断線が起こりにくくなる。
また、半導体パターン６は少なくともソース電極４とドレイン電極５との間をつなぐように形成されていればよく、ソース電極４・ドレイン電極５の上層にあってもよいし、ソース電極４・ドレイン電極５の下層にあってもよい。また、半導体パターン６の上を覆うように、保護層６’を設けてもよい。即ち、ソース電極４・ドレイン電極５の上に半導体パターン６、その上に保護層６’がそれぞれ設けられていてもよいし、半導体パターン６の上にソース電極４・ドレイン電極５、その上に保護層６’がそれぞれ設けられていてもよい。保護層６’は、半導体６が、外気や層間絶縁膜８の材料から損傷を受けることを防止する。
図１では、半導体パターン６が、ソース配線４’に沿った方向に複数の画素に渡って連続したストライプ形状である。これにより、半導体パターン６の形成および位置合せが容易となる。パターンが単純であるからパターニングが容易になり、ソース配線４’に沿った方向に位置ずれしても影響がないので位置合せが容易になる。
また、半導体パターン６の縁が、ドレイン電極５およびそれを囲むソース電極４のさや形状の開口部先端付近と交差している。これにより、半導体の働きをソース電極４によってチャネル部とそれ以外に分断することができる。従って、チャネル外の半導体を経由して制御されない電流がドレイン電極５に流れこむことを防止できる。
さらに、保護層６’が、ソース配線４’に沿った方向に複数の画素に渡って連続したストライプ形状である。これにより、保護増６’の形成および位置合せが容易となる。パターンが単純であるからパターニングが容易になり、ソース配線４’に沿った方向に位置ずれしても影響がないので位置合せが容易になる。
また、ゲート電極２が四角形でなく、四角形の角部を削り、ソース電極４の曲線に沿わせた曲線形状または鈍角多角形状である（図１（ｃ）参照）。これにより、ゲート電極２と（キャパシタ電極１０＋キャパシタ配線１０’）との間隔を広くすることができ、ゲート・キャパシタ間ショートを抑制できる。一方、ゲート電極２が四角形の場合の１画素分の平面図を図１６（ａ）に示し、ゲート電極２、ゲート配線２’、キャパシタ電極１０、キャパシタ配線１０’の２画素分の平面図を図１６（ｂ）に示す。ゲート・キャパシタ間距離が小さい部分１３において、レジストやインク中の遺物の影響等によって短絡が起こり易い（図１６（ｂ））。
なお、図１（ａ）のように層間絶縁膜８・上部画素電極９がない場合、構造が単純で製造が容易である利点がある。図１（ｂ）のように層間絶縁膜８・上部画素電極９がある場合、有効エリアを上部画素電極９の面積まで広げることができるという利点がある。
本発明の第１の実施形態に係る薄膜トランジスタの構成の、他の一例を図２に示す。図２（ａ）は層間絶縁膜８と上部画素電極９を有しない薄膜トランジスタアレイの１画素部分を示す平面図、図２（ｂ）は図２（ａ）の上に層間絶縁膜８と上部画素電極９を有する薄膜トランジスタアレイの１画素部分を示す平面図、図２（ｃ）は、チャネル部と領域Ａ、ゲート電極２とゲート配線２’、キャパシタ電極１０とキャパシタ配線１０’、ソース電極４とソース配線４’、ドレイン電極５と画素電極７を示す１画素部分の説明図である。図２では、半導体形状が長方形ではあるものの、各画素ごとに独立している。この場合、印刷におけるソース配線に沿った方向の位置ずれ余裕は複数の薄膜トランジスタに連続したストライプの場合よりも小さくなるが、使用する半導体量を減らすことができる。
また、図１〜２のような本実施形態に係る薄膜トランジスタの製造方法の一例を、図３に示す。絶縁基板１上に、ゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成する（図３（ａ））。次に、その上にゲート絶縁膜３を形成する（図３（ｂ）に縦線で示し、図３（ｃ）以降では記載を省略）。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７を形成する（図３（ｃ））。その際、ドレイン電極５が１本の等幅の線状であり、ソース電極４が線状であり、かつドレイン電極５をドレイン電極５から一定間隔を隔てて囲むさや形状であり、ソース配線４’が複数のソース電極４間を結ぶように形成されており、ソース配線４’は半導体パターン６のうちソース電極４・ドレイン電極５間にある部分をゲート配線２’の延伸方向に垂直な方向に延長した領域Ａの内部に収まっており、かつ該領域Ａの幅よりも細い形状の版を用いて印刷する。ドレイン電極５の先端が丸くなっており、ソース電極４のさや形状の先端もドレイン電極５の先端に沿って曲線状になっている。そして、少なくともソース電極４とドレイン電極５との間に半導体パターン６を形成する（図３（ｄ））。半導体パターン６は、図２のように各トランジスタごとに独立していてもよいが、図１のようにソース配線４’に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることが望ましい。また、半導体パターン６の縁が、ドレイン電極５およびそれを囲むソース電極４のさや形状の開口部先端付近と交差していることが望ましい。さらに、半導体パターン６を覆う保護層６’を形成する（図３（ｅ））。保護層６’は、ソース配線４’に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることが望ましい。
そしてその後に、画素電極７上に穴８Ａを有する層間絶縁膜８を形成する工程（図３（ｆ））と、その上に、層間絶縁膜８の穴８Ａを通じて画素電極７に接続された上部画素電極９を形成する工程（図３（ｇ））と、を有してもよい。
また、ゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成する工程（図３（ａ））において、ゲート電極２が、長方形でなく、ソース電極４の曲線状に沿った、曲線状または多角形状であることが望ましい。
絶縁基板１としては、ガラス基板のようなリジッドなものでもよいし、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリエーテルスルホン（ＰＥＳ）、等のフレキシブルなものでもよい。
ゲート電極２、ゲート配線２’、キャパシタ電極１０、キャパシタ配線１０’としては、Ａｌ、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、インクを印刷・焼成してもよいし、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよい。あるいは、全面成膜後にレジスト印刷・エッチング・レジスト剥離によって形成してもよい。
ゲート絶縁膜３としては、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ等の無機物や、ポリビニルフェノール（ＰＶＰ）、エポキシ等の有機物を用いることができる。製法としては、スパッタ、ＣＶＤ等の真空成膜や、溶液の塗布・焼成によって得られる。
ソース電極４・ソース配線４’・ドレイン電極５・画素電極７としては、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ、Ａｌ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいが、インクを印刷・焼成して得ることが望ましい。印刷方法としては、スクリーン印刷、グラビア印刷、フレキソ印刷、オフセット印刷等が好適である。特にグラビア印刷、フレキソ印刷、オフセット印刷は、２０μｍ以下のパターンを再現性よく形成することができる。
半導体パターン６としては、ポリチオフェン系、アセン系、アリルアミン系などの有機半導体や、Ｉｎ２Ｏ３系、Ｇａ２Ｏ３系、ＺｎＯ系、ＳｎＯ２系、ＩｎＧａＺｎＯ系、ＩｎＧａＳｎＯ系、ＩｎＳｎＺｎＯ系などの酸化物半導体を用いることができる。製法としては、溶液をインクジェット、ディスペンサ、フレキソ印刷等で印刷・焼成する方法が好適である。
保護層６’としては、フッ素系樹脂、シリコーン系樹脂などを用いることができる。製法としては、溶液をインクジェット、ディスペンサ、スクリーン印刷等で印刷・焼成する方法が好適である。
層間絶縁膜８としてはエポキシ等の有機絶縁膜が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。
上部画素電極９としてはＡｇペースト等が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。
なお、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７を形成する工程と、半導体６を形成する工程の順序は、逆でもよい。
（第２の実施形態）
本発明の第２の実施形態に係る薄膜トランジスタアレイの一例を、図４に示す。図４（ａ）は層間絶縁膜８と上部画素電極９を有しない薄膜トランジスタアレイの１画素部分を示す平面図、図４（ｂ）は図４（ａ）の上に層間絶縁膜８と上部画素電極９を有する薄膜トランジスタアレイの１画素部分を示す平面図、図４（ｃ）は、チャネル部と領域Ａ、ゲート電極２とゲート配線２’、キャパシタ電極１０とキャパシタ配線１０’、ソース電極４とソース配線４’、ドレイン電極５と画素電極７を示す１画素部分の説明図である。図４に示すように、本実施形態に係る薄膜トランジスタアレイは、絶縁基板１上に、下層側から上層側へ向かう順に、ゲート電極２およびゲート電極２に接続されたゲート配線２’と、キャパシタ電極１０およびキャパシタ電極１０に接続されたキャパシタ配線１０’と、ゲート絶縁膜３と、平面視でゲート電極２と重なる領域に互いの間隙を有するソース電極４およびドレイン電極５とを有し、少なくともソース電極４とドレイン電極５との間隙に半導体パターン６を有し、ソース電極４はソース配線４’に接続されており、ドレイン電極５は画素電極７に接続されており、半導体パターン６の上を覆う保護層６’を有する薄膜トランジスタである。図４（ｂ）ではさらに画素電極７上に穴８Ａを有する層間絶縁膜８と、穴８Ａを介して画素電極７と接続された上部画素電極９を有する。当該薄膜トランジスタにおいては、平面視で、ドレイン電極５が１本の等幅の線状であり、ソース電極４が線状かつドレイン電極５をドレイン電極５から一定間隔を隔てて囲むさや形状であり（図４（ｃ）参照）、ソース配線４’が複数のソース電極４間を結ぶように形成されており、ソース配線４’は、半導体パターン６のうち、ゲート電極２上でソース電極４とドレイン電極５との間隙に形成された部分を、ゲート配線２’の延伸方向に垂直な方向に延長した領域Ａの幅よりも細い（図４（ｃ）参照）。ソース配線４’が細いことにより、ゲート・ソースの重なり面積とソース・上部画素電極の重なり面積を小さくすることができ、ゲート・ソース間容量およびソース・画素間容量を小さくすることができる。
ゲート・ソース間容量が小さいことにより、ゲート・ソース間容量の充放電による電力消費を小さくすることができる。また、ソース・画素間容量が小さいことにより、ソース電圧変化が画素電位に影響する、ソースラインカップリングを小さくするこができ、表示品質が良くなる。一方、このドレイン電極５の形状でチャネルがソース配線４’内に収まるようにすると、ソース配線４’の幅が大きくなってしまい、ゲート・ソース間容量や、ソース・画素間容量が大きくなってしまう。
また、図４に示すように、平面視で、ドレイン電極５は１本の線状であり、ゲート配線２’の延伸方向に平行な方向からソース配線４’の延伸方向に平行な方向に曲線的に曲がって引き回されており、先端が丸くなっている。そして、ドレイン電極５を囲むソース電極４のさや形状は、ドレイン電極の引回し方向の曲がりや先端の丸みに沿って曲線状になっている。ドレイン電極５が１本の線状であることにより、ドレイン電極５のうち、ゲート電極２と重なりを有しかつチャネルを形成しない部分即ちチャネルまで給電するための部分が１本で済むため、ゲート・ドレイン間容量（＝ゲート・画素間容量）が小さくなり、ゲート電圧がオンからオフに変化する際の電圧変化が画素電位に影響する、いわゆるゲートフィードスルー電圧を小さく抑えることができ、表示品質が良くなる。また、ドレイン電極５やソース電極４に角部がないため、電流集中がなく、ソース電極４、ドレイン電極５、半導体パターン６の劣化を抑えることができる。なお、図４ではドレイン電極５がゲート配線２’の延伸方向に平行な直線状部分から曲線状部分へと移行しているが、当該曲線状部分からさらにソース配線４’の延伸方向に平行な直線状に伸びてもよい。第２の実施形態は、ドレイン電極５が内角１８０°未満の角部を有しない形状でありながら、狭い領域Ａの中でもチャネル幅を大きくできるという特徴を有する。
ここで、半導体パターン６のうち、ゲート電極２上でソース電極４とドレイン電極５との間隙に形成された部分が、制御された電流が流れる部分であり、チャネルと呼ばれる。このチャネル部を、ゲート配線２’の延伸方向に垂直な方向に延長した領域が、領域Ａである（図４（ｃ））。ソース電極４・ドレイン電極５間の距離が、制御された電流が流れる長さであり、チャネル長と呼ばれる。制御された電流が流れる幅（チャネル幅）は、制御された電流が流れる方向に垂直な方向のチャネル寸法であり、チャネルのソース電極４・ドレイン電極５間の中心線の長さとみなすことができる。
また、ソース配線４’が上記領域Ａの内部に収まっている。これにより、ソース配線４’とソース電極４が全体としてほぼ一直線上に並ぶため、ソース配線４’・ソース電極４・ドレイン電極５・画素電極７を形成する際にソース配線４’にかかる応力を小さくすることができ、ソース配線４’の断線が起こりにくい。また、図４（ｃ）ではソース配線４’がソース電極４とつながる部分において、ソース配線４’とソース電極４を一体に見た場合に内角１８０°以上の角部が形成されているが、この部分を曲線状や面取りにしてもよい。それにより、さらに断線が起こりにくくなる。
また、半導体パターン６は少なくともソース電極４とドレイン電極５との間をつなぐように形成されていればよく、ソース電極４・ドレイン電極５の上層にあってもよいし（図４（ａ））、ソース電極４・ドレイン電極５の下層にあってもよい（図７（ａ））。また、半導体パターン６の上を覆うように、保護層６’を設けてもよい。即ち、ソース電極４・ドレイン電極５の上に半導体パターン６、その上に保護層６’でもよいし（図４（ａ））、半導体パターン６の上にソース電極４・ドレイン電極５、その上に保護層６’でもよい（図７（ａ））。保護層６’は、半導体６が、外気や層間絶縁膜８の材料から損傷を受けることを防止する。半導体パターン６がソース電極４・ドレイン電極５の下層にある場合でも、領域Ａの位置は同等である（図７（ｃ））。
図４では、半導体パターン６が、ソース配線４’に沿った方向に複数の画素に渡って連続したストライプ形状である。これにより、半導体パターン６の形成および位置合せが容易となる。パターンが単純であるからパターニングが容易になり、ソース配線４’に沿った方向に位置ずれしても影響がないので位置合せが容易になる。
また、半導体パターン６の縁が、ドレイン電極５およびそれを囲むソース電極４のさや形状の開口部先端付近と交差している。これにより、半導体の働きをソース電極４によってチャネル部とそれ以外に分断することができる。従って、チャネル外の半導体を経由して制御されない電流がドレイン電極５に流れこむことを防止できる。
さらに、保護層６’が、ソース配線４’に沿った方向に複数の画素に渡って連続したストライプ形状である。これにより、保護層６’の形成および位置合せが容易となる。パターンが単純であるからパターニングが容易になり、ソース配線４’に沿った方向に位置ずれしても影響がないので位置合せが容易になる。
また、ゲート電極２が四角形でなく、四角形の角部を削り、ソース電極４の曲線に沿わせた曲線形状または鈍角多角形状である（図４（ｃ）参照）。これにより、ゲート電極２と（キャパシタ電極１０＋キャパシタ配線１０’）との間隔を広くすることができ、ゲート・キャパシタ間ショートを抑制できる。一方、ゲート電極２が四角形の場合の１画素分の平面図を図１７（ａ）に示し、ゲート電極２、ゲート配線２’、キャパシタ電極１０、キャパシタ配線１０’の２画素分の平面図を図１７（ｂ）に示す。ゲート・キャパシタ間距離が小さい部分１３において、レジストやインク中の遺物の影響等によって短絡が起こり易い（図１７（ｂ））。
なお、図４（ａ）、図７（ａ）のように層間絶縁膜８・上部画素電極９がない場合、構造が単純で製造が容易である利点がある。図４（ｂ）、図７（ｂ）のように層間絶縁膜８・上部画素電極９がある場合、有効エリアを上部画素電極９の面積まで広げることができるという利点がある。
本発明の第２の実施形態に係る薄膜トランジスタの構成の、他の一例を図５に示す。図５（ａ）は層間絶縁膜８と上部画素電極９を有しない薄膜トランジスタアレイの１画素部分を示す平面図、図５（ｂ）は図５（ａ）の上に層間絶縁膜８と上部画素電極９を有する薄膜トランジスタアレイの１画素部分を示す平面図、図５（ｃ）は、チャネル部と領域Ａ、ゲート電極２とゲート配線２’、キャパシタ電極１０とキャパシタ配線１０’、ソース電極４とソース配線４’、ドレイン電極５と画素電極７を示す１画素部分の説明図である。図５では、半導体形状が長方形ではあるものの、各画素ごとに独立している。この場合、印刷におけるソース配線に沿った方向の位置ずれ余裕は複数の薄膜トランジスタに連続したストライプの場合よりも小さくなるが、使用する半導体量を減らすことができる。
また、図４〜５のような本実施形態に係る薄膜トランジスタの製造方法の一例を、図６に示す。絶縁基板１上に、ゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成する（図６（ａ））。次に、その上にゲート絶縁膜３を形成する（図６（ｂ）に縦線で示し、図６（ｃ）以降では記載を省略）。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７を形成する（図６（ｃ））。その際、ドレイン電極５が１本の等幅の線状であり、ソース電極４が線状であり、かつドレイン電極５をドレイン電極５から一定間隔を隔てて囲むさや形状であり、ソース配線４’が複数のソース電極４間を結ぶように形成されており、ソース配線４’は半導体パターン６のうちソース電極４・ドレイン電極５間にある部分をゲート配線２’の延伸方向に垂直な方向に延長した領域Ａの内部に収まっており、かつ該領域Ａの幅よりも細い形状の版を用いて印刷する。ドレイン電極５の先端が丸くなっており、ソース電極４のさや形状の先端もドレイン電極５の先端に沿って曲線状になっている。そして、少なくともソース電極４とドレイン電極５との間に半導体パターン６を形成する（図６（ｄ））。半導体パターン６は、図５のように各トランジスタごとに独立していてもよいが、図４のようにソース配線４’に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることが望ましい。また、半導体パターン６の縁が、ドレイン電極５およびそれを囲むソース電極４のさや形状の開口部先端付近と交差していることが望ましい。さらに、半導体パターン６を覆う保護層６’を形成する（図６（ｅ））。保護層６’は、ソース配線４’に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることが望ましい。
そしてその後に、画素電極７上に穴８Ａを有する層間絶縁膜８を形成する工程（図６（ｆ））と、その上に、層間絶縁膜８の穴８Ａを通じて画素電極７に接続された上部画素電極９を形成する工程（図６（ｇ））と、を有してもよい。
また、ゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成する工程（図６（ａ））において、ゲート電極２が、長方形でなく、ソース電極４の曲線状に沿った、曲線状または多角形状であることが望ましい。
絶縁基板１としては、ガラス基板のようなリジッドなものでもよいし、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリエーテルスルホン（ＰＥＳ）、等のフレキシブルなものでもよい。
ゲート電極２、ゲート配線２’、キャパシタ電極１０、キャパシタ配線１０’としては、Ａｌ、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、インクを印刷・焼成してもよいし、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよい。あるいは、全面成膜後にレジスト印刷・エッチング・レジスト剥離によって形成してもよい。
ゲート絶縁膜３としては、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ等の無機物や、ポリビニルフェノール（ＰＶＰ）、エポキシ等の有機物を用いることができる。製法としては、スパッタ、ＣＶＤ等の真空成膜や、溶液の塗布・焼成によって得られる。
ソース電極４・ソース配線４’・ドレイン電極５・画素電極７としては、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ、Ａｌ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいが、インクを印刷・焼成して得ることが望ましい。印刷方法としては、スクリーン印刷、グラビア印刷、フレキソ印刷、オフセット印刷等が好適である。特にグラビア印刷、フレキソ印刷、オフセット印刷は、２０μｍ以下のパターンを再現性よく形成することができる。
半導体パターン６としては、ポリチオフェン系、アセン系、アリルアミン系などの有機半導体や、Ｉｎ２Ｏ３系、Ｇａ２Ｏ３系、ＺｎＯ系、ＳｎＯ２系、ＩｎＧａＺｎＯ系、ＩｎＧａＳｎＯ系、ＩｎＳｎＺｎＯ系などの酸化物半導体を用いることができる。製法としては、溶液をインクジェット、ディスペンサ、フレキソ印刷等で印刷・焼成する方法が好適である。
保護層６’としては、フッ素系樹脂、シリコーン系樹脂などを用いることができる。製法としては、溶液をインクジェット、ディスペンサ、スクリーン印刷等で印刷・焼成する方法が好適である。
層間絶縁膜８としてはエポキシ等の有機絶縁膜が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。
上部画素電極９としてはＡｇペースト等が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。
なお、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７を形成する工程と、半導体６を形成する工程の順序は、逆でもよい（図８（ａ）〜（ｇ））。その場合、図７のようなトップコンタクト型のＴＦＴとなる。
（実施例１）
本発明の実施例について、図１（ａ）および図３を用いて説明する。図１（ａ）に示す素子を、図３（ａ）〜図３（ｅ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した（図３（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図３（ｂ））。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３（ｃ））。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した（図３（ｄ））。
次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した（図３（ｅ））。
こうして作製した薄膜トランジスタと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。
（実施例２）
本発明の実施例について、図１（ｂ）および図３を用いて説明する。図１（ｂ）に示す素子を、図３（ａ）〜図３（ｇ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した（図３（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図３（ｂ））。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３（ｃ））。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した（図３（ｄ））。
次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した（図３（ｅ））。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。（図３（ｆ））。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した（図３（ｇ））。
こうして作製した薄膜トランジスタと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。
（実施例３）
本発明の実施例について、図２（ｂ）および図３を用いて説明する。図２（ｂ）に示す素子を、図３（ａ）〜図３（ｇ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した（図３（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図３（ｂ））。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３（ｃ））。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した（図３（ｄ）。ただし、半導体パターン６は図２（ａ）の形状とした）。
次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した（図３（ｅ））。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。（図３（ｆ））。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した（図３（ｇ））。
こうして作製した薄膜トランジスタと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。
（実施例４）
本発明の実施例について、図４（ａ）および図６を用いて説明する。図４（ａ）に示す素子を、図６（ａ）〜図６（ｅ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した（図６（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図６（ｂ））。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図６（ｃ））。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した（図６（ｄ））。
次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した（図６（ｅ））。
こうして作製した薄膜トランジスタと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。
（実施例５）
本発明の実施例について、図４（ｂ）および図６を用いて説明する。図４（ｂ）に示す素子を、図６（ａ）〜図６（ｇ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した（図６（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図６（ｂ））。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図６（ｃ））。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した（図６（ｄ））。
次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した（図６（ｅ））。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。（図６（ｆ））。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した（図６（ｇ））。
こうして作製した薄膜トランジスタと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。
（実施例６）
本発明の実施例について、図５（ｂ）および図６を用いて説明する。図５（ｂ）に示す素子を、図６（ａ）〜図６（ｇ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した（図６（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図６（ｂ））。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図６（ｃ））。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した（図６（ｄ）。ただし、半導体パターン６は図５（ａ）の形状とした）。
次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した（図６（ｅ））。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。（図６（ｆ））。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した（図６（ｇ））。
こうして作製した薄膜トランジスタと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。
（実施例７）
本発明の実施例について、図７（ｂ）および図８を用いて説明する。図７（ｂ）に示す素子を、図８（ａ）〜図８（ｇ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した（図８（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図８（ｂ））。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した（図８（ｃ））。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図８（ｄ））。
次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した（図８（ｅ））。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。（図８（ｆ））。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した（図８（ｇ））。
こうして作製した薄膜トランジスタと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。
（実施例８）
本発明の実施例について、図１６および図３を用いて説明する。図１６に示す素子を、図３（ａ）〜図３（ｇ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した（図３（ａ）。ただし、ゲート電極２は図１６の形状とした）。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図３（ｂ））。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３（ｃ））。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した（図３（ｄ））。
次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した（図３（ｅ））。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。（図３（ｆ））。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した（図３（ｇ））。
こうして作製した薄膜トランジスタと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。しかし、ゲート・キャパシタ間の短絡がある場合があり、歩留まりが悪かった。
（実施例９）
本発明の実施例について、図１７および図６を用いて説明する。図１７に示す素子を、図６（ａ）〜図６（ｇ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した（図６（ａ）。ただし、ゲート電極２は図１７の形状とした）。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図６（ｂ））。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図６（ｃ））。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した（図６（ｄ））。
次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した（図６（ｅ））。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。（図６（ｆ））。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した（図６（ｇ））。
こうして作製した薄膜トランジスタと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。しかし、ゲート・キャパシタ間の短絡がある場合があり、歩留まりが悪かった。
（比較例１）
比較例１について、図１０を用いて説明する。図１０に示す素子を、図３と同様の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した。
次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した。
こうして作製した薄膜トランジスタと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加した場合、クロストークが発生した。ゲート電圧を通常の±２０Ｖでなく±２５Ｖに上げることにより、クロストークが解消した。これは、ゲート・ドレイン間容量が大きいことが原因である。また、長時間駆動を行った場合、ドレイン電極５やソース電極４の角部分１２において、劣化が見られた（図１３）。
（比較例２）
比較例２について、図１４を用いて説明する。図１４に示す素子を、図３と同様の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した。
次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した。
こうして作製した薄膜トランジスタと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加した場合、わずかなクロストークが発生した。これは、ソース・画素間容量が大きいことが原因である。また、消費電力が大きくなっていた。さらには、長時間駆動を行った場合、ドレイン電極５やソース電極４の角部分１２において、劣化が見られた。
（比較例３）
比較例３について、図１５を用いて説明する。図１５に示す素子を、図３と同様の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した。
次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した。
こうして作製した薄膜トランジスタと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加した場合、わずかなクロストークが発生した。これは、ソース・画素間容量が大きいことが原因である。また、消費電力が大きくなっていた。さらには、長時間駆動を行った場合、ドレイン電極５やソース電極４の角部分１２において、劣化が見られた。
ここまで、ゲート電極２がソース電極４・ドレイン電極５より下層にあるボトムゲート構造として説明してきたが、同様の電極形状を、ゲート電極２がソース電極４・ドレイン電極５より上層にあるトップゲート構造としてもよい。ただし、その場合には、層間絶縁膜だけでなくゲート絶縁膜にも開口部を設ける必要がある。また、上部画素電極が必須となり、それがキャパシタ電極と短絡しないようにする必要もある（すなわち、ゲート絶縁膜の開口部にキャパシタ電極が接触しないようにする）。
以上の説明から理解できるように、本発明には、以下の効果がある。１つには、ゲート・ソース間容量、ソース・画素間容量、ゲート・画素間容量を小さくすることができ、表示品質が良い薄膜トランジスタアレイが得られる。また、ドレイン電極やソース電極に電流集中部分がないので、劣化しにくい薄膜トランジスタアレイが得られる。さらに、ゲート・キャパシタ間距離を大きくすることができ、欠陥が少ない薄膜トランジスタアレイを提供できる
本発明は、液晶表示装置、電子ペーパー、有機ＥＬ表示装置等の薄膜トランジスタに適用可能である。
１ … 絶縁基板
２ … ゲート電極
２’ … ゲート配線
３ … ゲート絶縁膜
４ … ソース電極
４’ … ソース配線
５ … ドレイン電極
６ … 半導体
６’ … 保護層
７ … 画素電極
８ … 層間絶縁膜
８Ａ … 層間絶縁膜の穴
９ … 上部画素電極
１０ … キャパシタ電極
１０’ … キャパシタ配線
１１ … ドレイン電極のうち、ゲート電極と重なり、かつチャネルを形成しない部分
１２ … ドレイン電極やソース電極の内角１８０°未満の角部の頂点
１３ … ゲート・キャパシタ間距離が小さい部分

Claims (8)

  1. 絶縁基板上に、ゲート電極および前記ゲート電極に接続されたゲート配線ならびにキャパシタ電極および前記キャパシタ電極に接続されたキャパシタ配線と、ゲート絶縁膜と、平面視で前記ゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを有し、少なくとも前記ソース電極と前記ドレイン電極との前記間隙に半導体パターンを有し、前記ソース電極に接続されたソース配線と、前記ドレイン電極に接続され平面視で前記キャパシタ電極と重なっている画素電極と、前記半導体パターンの上を覆う保護層とを有する薄膜トランジスタであって、
    平面視で、前記ドレイン電極が１本の等幅の線状であり、前記ソース電極が線状かつ前記ドレイン電極を前記ドレイン電極から一定間隔を隔てて囲むさや形状であり、前記ソース配線が複数のソース電極間を結ぶように形成されているとともに前記半導体パターンのうち前記ソース電極と前記ドレイン電極との前記間隙にある部分を前記ゲート配線の延伸方向に垂直な方向に延長した領域の幅よりも細くなっており、
    平面視で、前記ドレイン電極が前記ゲート配線の延伸方向に平行な方向から前記ソース配線の延伸方向に平行な方向に曲がって引き回されており、前記ソース電極の前記さや形状が前記ドレイン電極の引回し方向に沿って曲線状になっていることを特徴とする薄膜トランジスタアレイ。
  2. 平面視で、前記ソース配線が、前記半導体パターンのうち前記ソース電極と前記ドレイン電極との間にある部分を前記ゲート配線の延伸方向に垂直な方向に延長した領域の内部に収まっていることを特徴とする請求項１記載の薄膜トランジスタアレイ。
  3. 平面視で、前記ドレイン電極の先端が丸くなっており、前記ソース電極のさや形状の先端が前記ドレイン電極の先端に沿って曲線状になっていることを特徴とする請求項１または２記載の薄膜トランジスタアレイ。
  4. 平面視で、前記半導体パターンが、前記ソース配線の延伸方向に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることを特徴とする請求項１〜３のいずれか１項記載の薄膜トランジスタアレイ。
  5. 平面視で、前記半導体パターンの縁が、前記ドレイン電極およびそれを囲むソース電極のさや形状の開口部先端付近と交差していることを特徴とする請求項１〜４のいずれか１項に記載の薄膜トランジスタアレイ。
  6. 平面視で、前記保護層が、前記ソース配線の延伸方向に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることを特徴とする請求項１〜５のいずれか１項記載の薄膜トランジスタアレイ。
  7. 平面視で、前記ゲート電極が、長方形でなく、前記ソース電極の曲線状に沿った、曲線状または多角形状であることを特徴とする請求項１〜６のいずれか１項記載の薄膜トランジスタアレイ。
  8. さらに、前記画素電極上に穴を有する層間絶縁膜と、前記層間絶縁膜の穴を通じて前記画素電極に接続された上部画素電極とを有することを特徴とする請求項１〜７のいずれか１項記載の薄膜トランジスタアレイ。
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