JP2016116126A - クロックデータリカバリ回路、タイミングコントローラ、電子機器、クロックデータリカバリ方法 - Google Patents

Abstract

【課題】短時間でクロックを再生可能なＰＬＬ方式のＣＤＲ回路を提供する。【解決手段】ＶＣＯ６０は、制御電圧Ｖｃｎｔ２に応じた周波数ｆｍを有する複数のクロック信号ＣＫ１〜ＣＫ４（多相クロック信号ＣＫｍ）を発生する。位相比較器１０は、入力データＤＩＮの位相を複数のクロック信号ＣＫ１〜ＣＫ４それぞれの位相と比較する。周波数比較器２０は、入力データＤＩＮの周波数ｆＩＮを、多相クロック信号ＣＫｍの周波数ｆｍと比較する。チャージポンプ回路４０は、位相差信号ＰＤおよび位相周波数差信号ＰＦＤに応じて制御電圧Ｖｃｎｔ２を調節する。ダミークロック信号発生器８０は、周波数ｆｍが安定化されている期間における周波数ｆｍと実質的に同一の周波数を有するダミークロック信号ＣＫｄを生成する。入力データＤＩＮの無入力状態において周波数比較器２０は、ダミークロック信号ＣＫｄの周波数ｆｄを、多相クロック信号の周波数ｆｍと比較する。【選択図】図１

Description

本発明は、ＣＤＲ（Clock Data Recovery）回路に関する。

少ない本数のデータ伝送線路を介して半導体集積回路間でデータを送受信するために、シリアルデータ伝送が利用される。シリアルデータ信号の受信は、シリアルデータの各ビットデータを、それと同期したクロック信号のタイミングでラッチすることにより行われる。

ここでシリアルデータ信号にクロック信号が埋め込まれる場合がある。この場合、ＣＤＲ回路によってシリアルデータ信号の変化点を監視し、検出した変化点にもとづいてクロック信号を再生し、再生したクロック信号によってシリアルデータ信号をラッチする。特許文献１〜３には関連技術が開示されている。

特開２００５−５９９９号公報 特開２００３−２０４３１９号公報 特開２０１１−１２０１０６号公報 国際公開第１４／０４５５５１ Ａ１号パンフレット

ＣＤＲ回路には、さまざまな形式が存在するが、その代表的なひとつは、ＰＬＬ（Phase Locked Loop）回路を利用したＣＤＲ回路である。ＰＬＬ方式のＣＤＲ回路は、入力データが間欠的に入力されるアプリケーションに用いると、入力データが無入力となるたびに、ＰＬＬ回路のロックが解除される。したがって入力データが再開するたびに、ＰＬＬ回路がロックするまでの遅延が発生するという問題がある。

この問題は、オーバーサンプリング方式のＣＤＲ回路を用いることで解決できる（特許文献４参照）。オーバーサンプリング方式は、入力データの周波数（入力周波数）の３倍程度の高速クロック信号でデータを取り込み、ロジック処理によって、クロック信号を再生し、データを抽出するものである。オーバーサンプリング方式のＣＤＲ回路は、位相ロックのための遅延が生じないため、間欠的に入力データが与えられるアプリケーションに適しているが、ＰＬＬ方式のＣＤＲ回路に比べて動作周波数が高くなり、消費電力が大きくなるという問題が生ずる。また高速動作可能なデバイスを製造するための半導体製造プロセスが必要となり、コスト増の要因となる。さらに再生されるクロック信号の精度が高速クロック信号の精度の影響を受けやすく、周波数安定化のために外付けの水晶発振器を使用する場合にはコストが高くなる。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、短時間でクロックを再生可能なＰＬＬ方式のＣＤＲ回路の提供にある。

本発明のある態様は、クロックデータリカバリ回路に関する。クロックデータリカバリ回路は、制御電圧に応じた周波数を有し、互いに位相が等間隔にシフトしている複数のクロック信号を含む多相クロック信号を発生する電圧制御発振器と、入力データの位相を、複数のクロック信号それぞれの位相と比較し、比較結果を示す位相差信号を発生する位相比較器と、入力データの周波数を、多相クロック信号の周波数と比較し、比較結果を示す位相周波数差信号を発生する周波数比較器と、位相差信号および位相周波数差信号に応じて電圧レベルが調節される制御電圧を発生するチャージポンプ回路と、多相クロック信号の周波数が安定化されている期間におけるその周波数と実質的に同一の周波数を有するダミークロック信号を生成するダミークロック信号発生器と、を備える。入力データの無入力状態において、周波数比較器は、入力データの周波数に代えてダミークロック信号の周波数を、多相クロック信号の周波数と比較する。

この態様によると、入力データの無入力状態では、ダミークロック信号を用いて、周波数ロックループを動作させ続けることで、入力データの再開時に、入力データの周波数と多相クロック信号の周波数を実質的に一致させることができる。これにより周波数の調節に必要な時間が短縮され、位相調節が完了すれば、直ちに入力データに含まれるシリアルデータを取得可能となる。

ダミークロック信号発生器は、制御データに応じた周波数のダミークロック信号を生成するオシレータと、ダミークロック信号と多相クロック信号と、を受け、それらの周波数が一致するように、制御データを調節するキャリブレーションロジック回路と、を含んでもよい。

キャリブレーションロジック回路は、ダミークロック信号およびクロックデータリカバリ回路の出力クロック信号それぞれを分周する分周器と、分周後のダミークロック信号をカウントする第１カウンタと、分周後の出力クロック信号をカウントする第２カウンタと、第１カウンタの第１カウント値および第２カウンタの第２カウント値の一方が所定第１値に達したときの、第１カウント値と第２カウント値に応じて、制御データを増減させる制御データアジャスタと、を含んでもよい。

制御データアジャスタは、第１カウント値と第２カウント値の大小関係に応じて、制御データを増減させてもよい。

制御データアジャスタは、制御データを所定第２値のステップで増減させてもよい。

所定第１値、所定第２値は、設定可能であってもよい。

制御データアジャスタは、第１カウント値と第２カウント値の差分に応じて、制御データを増減させてもよい。

本発明の別の態様は、タイミングコントローラに関する。タイミングコントローラは、上述のいずれかのクロックデータリカバリ回路を備える。

本発明の別の態様は、電子機器に関する。電子機器は、タイミングコントローラを備えてもよい。

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、短時間でクロック信号を再生できる。

実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 図１のＣＤＲ回路における各信号のタイミングを示すタイムチャートである。 図１のＣＤＲ回路の動作波形図である。 図４（ａ）、（ｂ）は、ダミークロック信号発生器の構成例を示す回路図である。 図１の位相比較器の構成を示す回路図である。 図６（ａ）、（ｂ）は、図５の位相比較器の動作を示すタイムチャートである。 図７（ａ）、（ｂ）は、図５の位相比較器の動作を示すタイムチャートである。 ＣＤＲ回路を備える電子機器のブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係るＣＤＲ回路１００の構成を示すブロック図である。ＣＤＲ回路１００は、その基本構成として、位相比較器１０、周波数比較器２０、セレクタ３０、チャージポンプ回路４０、ループフィルタ５０、ＶＣＯ（Voltage Controlled Oscillator）６０、シリアルパラレル変換器７０を備える。

ＣＤＲ回路１００は、シリアル形式の差動入力データＤ_ＩＮ＋、Ｄ_ＩＮ−（以下、必要に応じて単に入力データＤ_ＩＮと総称する）を受ける。入力データＤ_ＩＮには、クロック信号が埋め込まれている。ＣＤＲ回路１００は入力データＤ_ＩＮからクロック信号を抽出・再生し、再生したクロック信号を利用して入力データＤ_ＩＮの値を取り込む。入力データＤ_ＩＮは、間欠的に入力される。

ＣＤＲ回路１００は、データレートの１／２の周波数の４相クロック信号ＣＫ１〜ＣＫ４（以下、多相クロック信号ＣＫｍと総称する）を再生する。また４相クロック信号ＣＫ１〜ＣＫ４は、互いに位相が１／４周期（９０度）ずつシフトしている。４相クロック信号ＣＫ１〜ＣＫ４は、いわゆるＰＬＬ回路によって生成される。

位相比較器１０は、４相クロック信号ＣＫ１〜ＣＫ４のうち、位相が互いに１８０度シフトしている第１クロック信号ＣＫ１および第３クロック信号ＣＫ３を利用して、クロック信号の１周期ごとに２つのデータＤ_ＯＵＴ１、Ｄ_ＯＵＴ２を取得する。具体的には、第１クロック信号ＣＫ１のポジティブエッジのタイミングで入力データＤ_ＩＮの値をラッチし、その値をデータＤ_ＯＵＴ１とし、第３クロック信号ＣＫ３のポジティブエッジのタイミングで入力データＤ_ＩＮの値をラッチし、その値をデータＤ_ＯＵＴ２とする。データＤ_ＯＵＴ１、Ｄ_ＯＵＴ２は、後段のシリアルパラレル変換器７０へと供給される。図２は、図１のＣＤＲ回路１００における各信号のタイミングを示すタイムチャートである。

シリアルパラレル変換器７０は、シリアルデータＤ_ＯＵＴ１、Ｄ_ＯＵＴ２と、それらと同期したクロック信号ＣＫ１、ＣＫ３を受け、シリアルデータＤ_ＯＵＴ１、Ｄ_ＯＵＴ２のタイミングを合わせて出力パラレルデータＤ_ＯＵＴに変換する。シリアルパラレル変換器７０は、出力パラレルデータＤ_ＯＵＴを、それと同期したクロック信号ＣＫ_ＯＵＴとともに後段の処理ブロックへと出力する。

以下、ＣＤＲ回路１００におけるクロック信号ＣＫ１〜ＣＫ４の抽出、再生に関する構成を説明する。

位相比較器１０、チャージポンプ回路４０、ループフィルタ５０、ＶＣＯ６０は、いわゆるＰＬＬ（Phase Locked Loop）回路を形成する。このＰＬＬ回路によって、第２クロック信号ＣＫ２のエッジのタイミングと、第４クロック信号ＣＫ４のエッジのタイミングがそれぞれ、入力データＤ_ＩＮの変化点と一致するように、クロック信号ＣＫ１〜ＣＫ４の周波数ｆｍおよび位相がフィードバック制御される。

ＶＣＯ６０は、入力された制御電圧Ｖｃｎｔ２に応じた周波数ｆｍで発振する。ＶＣＯ６０は、４相クロック信号ＣＫ１〜ＣＫ４を発生する。たとえばＶＣＯ６０は、４段の遅延素子がリング状に接続されたリングオシレータである。各遅延素子は制御電圧Ｖｃｎｔ２によってバイアスされており、それぞれの遅延量が制御電圧Ｖｃｎｔ２によって制御される。その結果、リングオシレータの発振周波数ｆｍは、制御電圧Ｖｃｎｔ２に応じたものとなる。４相のクロック信号ＣＫ１〜ＣＫ４は、４つの遅延素子の入力信号（もしくは出力信号）に相当する。

位相比較器１０は、入力データＤ_ＩＮとクロック信号ＣＫ１〜ＣＫ４を受ける。位相比較器１０は、入力データＤ_ＩＮの位相をクロック信号ＣＫ１〜ＣＫ４それぞれの位相と比較し、アップ信号ＵＰ＿Ａ、ダウン信号ＤＮ＿Ａを発生する。アップ信号ＵＰ＿Ａとダウン信号ＤＮ＿Ａを総称して位相差信号ＰＤ＿Ａとも称する。

入力データＤ_ＩＮに対してクロック信号ＣＫの位相が遅れているときには、アップ信号ＵＰ＿Ａがアサート（ハイレベル）され、入力データＤ_ＩＮに対してクロック信号ＣＫの位相が進んでいるときには、ダウン信号ＤＮ＿Ａがアサートされる。

位相差信号ＰＤ＿Ａは、セレクタ３０を経てチャージポンプ回路４０へと入力される。チャージポンプ回路４０は、アップ信号ＵＰ＿Ａがアサートされると制御電圧Ｖｃｎｔ１を増加させ、ダウン信号ＤＮ＿Ａがアサートされると制御電圧Ｖｃｎｔ１を低下させる。ループフィルタ５０はラグリードフィルタであり、制御電圧Ｖｃｎｔ１の高周波成分を調整し、制御電圧Ｖｃｎｔ２を生成する。ループフィルタ５０としてローパスフィルタを用いてもよい。

チャージポンプ回路４０の構成は限定されないが、たとえば、キャパシタと、アップ信号ＵＰ＿Ａに応答してキャパシタを充電する充電回路と、ダウン信号ＤＮ＿Ａに応答してキャパシタを放電する放電回路と、を含んで構成される。制御電圧Ｖｃｎｔ２はＶＣＯ６０へと出力される。

クロック信号ＣＫの位相が遅れて、アップ信号ＵＰ＿Ａがアサートされると、制御電圧Ｖｃｎｔ２が上昇するため多相クロック信号ＣＫｍの周波数ｆｍが高くなり、位相が進むようにフィードバックがかかる。反対に多相クロック信号ＣＫｍの位相が進んで、ダウン信号ＤＮ＿Ａがアサートされると、制御電圧Ｖｃｎｔ２が低下するため多相クロック信号ＣＫｍの周波数ｆｍが低くなり、位相が遅れるようにフィードバックがかかる。その結果、多相クロック信号の周波数ｆｍおよび位相が、入力データＤ_ＩＮの変化点（エッジ）を基準として最適化される。

上述のＰＬＬ回路に加えて、ＣＤＲ回路１００は、周波数比較器２０、チャージポンプ回路４０、ループフィルタ５０、ＶＣＯ６０が形成するＦＬＬ（Frequency Locked Loop）回路を備える。

ＦＬＬ回路によってクロック信号ＣＫ２およびＣＫ４の周期（つまり周波数ｆｍ）が、入力データＤ_ＩＮのデータ周期Ｔｄ（つまり入力周波数ｆ_ＩＮ）と一致するようにクロック信号ＣＫ１〜ＣＫ４の周波数ｆｍおよび位相がフィードバック制御される。

第１コンパレータＣＭＰ１は、入力データＤ_ＩＮ＋とＤ_ＩＮ−を比較し、リファレンス信号Ｒｅｆを生成する。また第２コンパレータＣＭＰ２は、クロック信号ＣＫ２とＣＫ４を比較し、Ｖｃｏ信号を生成する。周波数比較器２０は、リファレンス信号ＲｅｆとＶｃｏ信号を比較し、その位相差に応じた位相周波数差信号ＰＦＤを生成する。位相周波数差信号ＰＦＤは、リファレンス信号Ｒｅｆの位相に対して、Ｖｃｏ信号の位相が進んでいるか遅れているかを示す。位相周波数差信号ＰＦＤは、位相差信号ＰＤと同様に、アップ信号ＵＰ＿Ｂとダウン信号ＤＮ＿Ｂを含む。Ｖｃｏ信号の位相が遅れているときアップ信号ＵＰ＿Ｂがアサートされ、その位相が進んでいるときダウン信号ＤＮ＿Ｂがアサートされる。

位相周波数差信号ＰＦＤは、セレクタ３０を経てチャージポンプ回路４０へと入力される。チャージポンプ回路４０、ループフィルタ５０、ＶＣＯ６０の動作は上述したとおりである。セレクタ３０は、位相差信号ＰＤと位相周波数差信号ＰＦＤを受け、制御信号（ＵＰ／ＤＮ）を発生する。

ＦＬＬ回路によって、クロック信号ＣＫ２のポジティブエッジとクロック信号ＣＫ４のポジティブエッジとの間隔が、入力データＤ_ＩＮの周期と一致するように、言い換えれば多相クロック信号ＣＫｍの周波数ｆｍが入力周波数ｆ_ＩＮと一致するように、多相クロック信号ＣＫ１〜ＣＫ４の周波数ｆｍおよび位相がフィードバック制御される。

以上がＣＤＲ回路１００の基本構成である。ＣＤＲ回路１００にはさらに、ダミークロック信号発生器８０およびセレクタ８１が設けられる。ダミークロック信号発生器８０は、入力データＤ_ＩＮが入力されており、多相クロック信号ＣＫｍの周波数ｆｍが安定化されている期間における、多相クロック信号の周波数ｆｍと実質的に同一の周波数を有するダミークロック信号ＣＫｄを生成する。たとえばダミークロック信号発生器８０は、出力クロック信号ＣＫ_ＯＵＴの周波数を、多相クロック信号ＣＫｍの周波数ｆｍとして検出する。

セレクタ８１は、入力データＤ_ＩＮに応じたリファレンス信号Ｒｅｆと、ダミークロック信号ＣＫｄを受け、一方を選択して周波数比較器２０のＲｅｆ端子に出力する。セレクタ８１は、入力データＤ_ＩＮの入力状態において、第１コンパレータＣＭＰ１の出力Ｒｅｆを選択し、入力データＤ_ＩＮの無入力状態において、ダミークロック信号ＣＫｄを選択する。つまり入力データＤ_ＩＮの無入力状態において、周波数比較器２０は、入力データＤ_ＩＮに代えてダミークロック信号ＣＫｄの周波数ｆｄを、多相クロック信号ＣＫｍの周波数ｆｍと比較する。

以上がダミークロック信号発生器８０の構成である。続いてその動作を説明する。
図３は、図１のＣＤＲ回路１００の動作波形図である。図３には、多相クロックの代表として、ＣＫ２が示される。図２に示すように、ＣＫ２は、入力データＤ_ＩＮの遷移点にエッジを有するように周波数および位相が調節されるクロック信号である。

時刻ｔ０に入力データＤ_ＩＮが入力されると、セレクタ８１により、Ｒｅｆ信号が選択され、Ｒｅｆ信号の周波数と多相クロック信号に応じたＶｃｏ信号の周波数が一致するように、フィードバックがかかる。またそれと並列に、複数のクロック信号ＣＫ１〜ＣＫ４それぞれの位相が、入力データＤ_ＩＮの変化点に対して適切に位置するように調節される。

多相クロック信号の周波数が安定している間、キャリブレーション期間ＣＡＬが設けられる。このキャリブレーション期間ＣＡＬにおいて、多相クロック信号に応じた出力クロックＣＫ_ＯＵＴの周波数が検出され、その周波数と実質的に同一の周波数を有するダミークロック信号ＣＫｄが生成される。

時刻ｔ１に、入力データＤ_ＩＮが無入力となる。そうするとセレクタ８１が、Ｒｅｆ信号に代えて、ダミークロック信号ＣＫｄを選択する。これにより、周波数比較器２０、セレクタ３０、チャージポンプ回路４０、ループフィルタ５０、ＶＣＯ６０を含むＦＬＬ回路によって、Ｖｃｏ信号の周波数が、ダミークロック信号ＣＫｄの周波数、すなわち、入力データＤ_ＩＮの周波数に維持される。

時刻ｔ２に、入力データＤ_ＩＮが再入力されると、セレクタ８１がＲｅｆ信号を再び選択する。時刻ｔ１〜ｔ２の間、Ｖｃｏ信号とダミークロック信号ＣＫｄを用いて、ＦＬＬ回路を動作させているため、時刻ｔ２におけるＲｅｆ信号の周波数とＶｃｏ信号の周波数は実質的に同一とすることができる。時刻ｔ２以降は、位相比較器１０を含むＰＬＬ回路によって、多相クロック信号の位相が、入力データＤ_ＩＮの位相にもとづいて補正される。

以上がＣＤＲ回路１００の動作である。
ＣＤＲ回路１００では、入力データＤ_ＩＮの無入力状態では、ダミークロック信号ＣＫｄを用いて、周波数ロックループを動作させ続ける。これにより、入力データＤ_ＩＮの再開時に、入力データＤ_ＩＮの周波数と多相クロック信号の周波数を実質的に一致させることができる。これにより周波数の調節に必要な時間が短縮され、位相調節が完了すれば、直ちに入力データＤ_ＩＮに含まれるシリアルデータを取得可能となる。

より詳しく言えば、入力データＤ_ＩＮの無入力状態では、ダミークロック信号ＣＫｄを用いて周波数ロックループを動作させ続けることにより、制御電圧Ｖｃｎｔ２を、入力データＤ_ＩＮの入力状態におけるその電圧レベルの近傍に維持することができる。これにより、入力データＤ_ＩＮの再入力時に、制御電圧Ｖｃｎｔ２が元の電圧レベルに復帰するまでの時間が短くて済み、ＰＬＬ回路およびＦＬＬ回路を短時間でロックさせることができる。

またこのＣＤＲ回路１００は、オーバーサンプリング方式に比べて低速で動作させることができるため、消費電力の観点で有利であり、また、外付けのオシレータが不要であるという利点もある。

本発明は、図１のブロック図および上述の説明から把握されるさまざまな回路に及ぶものであり、特定の回路構成には限定されないが、以下ではその具体的な構成例を説明する。

図４（ａ）、（ｂ）は、ダミークロック信号発生器８０の構成例を示す回路図である。ダミークロック信号発生器８０は、オシレータ８２およびキャリブレーションロジック回路８４を含む。オシレータ８２は、制御データＤ_ＣＮＴに応じた周波数のダミークロック信号ＣＫｄを生成する。キャリブレーションロジック回路８４は、ダミークロック信号ＣＫｄと出力クロック信号ＣＫ_ＯＵＴと、を受け、それらの周波数ｆｄ、ｆｍが一致するように、制御データＤ_ＣＮＴを調節する。

図４（ｂ）のキャリブレーションロジック回路８４は、分周器８６、第１カウンタ８８、第２カウンタ９０、制御データアジャスタ９２を含む。分周器８６は、ダミークロック信号ＣＫｄおよびＣＤＲ回路１００の出力クロック信号ＣＫ_ＯＵＴそれぞれを１／ｎ分周する。第１カウンタ８８は、分周後のダミークロック信号ＣＫｄ’をカウントする。第２カウンタ９０は、分周後の出力クロック信号ＣＫ_ＯＵＴ’をカウントする。

制御データアジャスタ９２は、第１カウンタ８８の第１カウント値ＯＳＣ＿ＣＯＵＮＴおよび第２カウンタ９０の第２カウント値ＬＳ＿ＣＯＵＮＴを受ける。制御データアジャスタ９２は、それらの一方（本実施の形態では、第２カウント値ＬＳ＿ＣＯＵＮＴ）が所定第１値Ｘ（たとえば１０２４）に達したときの、第１カウント値ＯＳＣ＿ＣＯＵＮＴと第２カウント値ＬＳ＿ＣＯＵＮＴに応じて、制御データＤ_ＣＮＴを増減させる。

たとえば制御データアジャスタ９２は、第１カウント値ＯＳＣ＿ＣＯＵＮＴと第２カウント値ＬＳ＿ＣＯＵＮＴの大小関係に応じて、制御データＤ_ＣＮＴを増減させる。すなわち、ＬＳ＿ＣＯＵＮＴ＞ＯＳＣ＿ＣＯＵＮＴであれば、制御データＤ_ＣＮＴを増加させ、ダミークロック信号ＣＫｄの周波数を高くする。反対にＬＳ＿ＣＯＵＮＴ＜ＯＳＣ＿ＣＯＵＮＴであれば、制御データＤ_ＣＮＴを減少させ、ダミークロック信号ＣＫｄの周波数を低くする。

制御データアジャスタ９２は、制御データＤ_ＣＮＴを所定第２値Ｙのステップで増減させてもよい。第１値Ｘ、第２値Ｙは、レジスタなどを用いて外部から設定可能とすることが好ましい。

このダミークロック信号発生器８０によれば、出力クロック信号ＣＫ_ＯＵＴを利用して多相クロック信号ＣＫｍの周波数ｆｍを測定し、それと実質的に同一の周波数を有するダミークロック信号ＣＫｄを生成することができる。

制御データアジャスタ９２は、第１カウント値ＯＳＣ＿ＣＯＵＮＴと第２カウント値ＬＳ＿ＣＯＵＮＴの差分に応じて、制御データＤ_ＣＮＴを増減させてもよい。すなわち差分が大きいほど、制御データＤ_ＣＮＴの増減ステップを大きくしてもよい。

続いて、位相比較器１０の具体的な構成を説明する。図５は、図１の位相比較器１０の構成を示す回路図である。位相比較器１０は、フリップフロップＦＦ１〜ＦＦ４、バッファＢＵＦ１〜ＢＵＦ４およびデコーダ回路１２を備える。

複数のフリップフロップＦＦ１〜ＦＦ４はそれぞれ、クロック信号ＣＫ１〜ＣＫ４ごとに設けられる。ｉ番目のフリップフロップＦＦｉ（１≦ｉ≦４）は、入力信号Ｄ_ＩＮ＋とＤ_ＩＮ−を比較（シングルエンド変換）し、比較結果を示すデータを、対応するクロック信号ＣＫｉのポジティブエッジのタイミングでラッチする。このフリップフロップはセンスアンプ（ＳＡ）とも称される。

フリップフロップＦＦ１によりラッチされたデータｑ１は、バッファＢＵＦ１を経てデータＤ_ＯＵＴ１として出力される。同様にフリップフロップＦＦ２によりラッチされたデータｑ２は、バッファＢＵＦ２を経てデータＤ_ＯＵＴ２として出力される。

各フリップフロップＦＦ１〜ＦＦ４により生成されたデータｑ１〜ｑ４は、バッファＢＵＦ１〜ＢＵＦ４を経て後段のデコーダ回路１２へと入力される。デコーダ回路１２は、データｑ１〜ｑ４にもとづいて位相差信号ＰＤ＿Ａ（アップ信号ＵＰ＿Ａ、ダウン信号ＤＮ＿Ａ）を生成する。

デコーダ回路１２は、複数の第１論理ゲートＧ１、複数の第２論理ゲートＧ２、第３論理ゲートＧ３、第４論理ゲートＧ４を備える。

複数の第１論理ゲートＧ１_１、Ｇ１_２は、奇数番目のフリップフロップＦＦ１、ＦＦ３ごとに設けられる。相数が４より多い場合には、ＦＦ１、ＦＦ３、ＦＦ５・・・が奇数番目のフリップフロップとして把握される。言い換えれば、奇数番目のフリップフロップとは、データＤ_ＯＵＴ１、Ｄ_ＯＵＴ２をラッチするためのクロック信号に対応するフリップフロップと、それと１つ置きに配置されるフリップフロップをいう。

ｉ（ｉは自然数）番目の第１論理ゲートＧ１_ｉは、（２×ｉ−１）番目のフリップフロップＦＦ_{２×ｉ−１}の出力と（２×ｉ）番目のフリップフロップＦＦ_２×ｉの出力とが不一致のときアサート（ハイレベル）される内部アップ信号ｕｐｉを生成するように構成される。

複数の第２論理ゲートＧ２_１、Ｇ２_２は、偶数番目のフリップフロップＦＦ２、ＦＦ４ごとに設けられる。相数が４より多い場合には、ＦＦ２、ＦＦ４、ＦＦ６・・・が偶数番目のフリップフロップとして把握される。

ｊ（ｊは偶数）番目の第２論理ゲートＧ２_ｊは、（２×ｊ）番目のフリップフロップＦＦ（２×ｊ）の出力と（２×ｊ＋１）番目のフリップフロップの出力とが不一致のときアサートされる内部ダウン信号ｄｎｉを生成するように構成される。

たとえば第１論理ゲートＧ１および第２論理ゲートＧ２は、排他的論理和ゲートＥＯＲを用いて構成することができる。

具体的には、論理ゲートＥＯＲ０（Ｇ１_１）は、データｑ１とデータｑ２を比較し、一致、不一致を示す内部アップ信号ｕｐ１を生成する。論理ゲートＥＯＲ１（Ｇ２_１）は、データｑ２とデータｑ３を比較し、一致、不一致を示す内部ダウン信号ｄｎ１を生成する。論理ゲートＥＯＲ２（Ｇ２_２）は、データｑ４とデータｑ１を比較し、一致、不一致を示す内部ダウン信号ｄｎ２を生成する。論理ゲートＥＯＲ３（Ｇ１_２）は、データｑ３とデータｑ４を比較し、一致、不一致を示す内部アップ信号ｕｐ２を生成する。各論理ゲートＥＯＲ０〜ＥＯＲ３の出力は、それぞれの２つの入力信号が一致したとき０（ローレベル）、不一致のとき１（ハイレベル）となる。

第３論理ゲートＧ３（ＡＮＤ０）は、複数の第１論理ゲートＧ１_１、Ｇ１_２によって生成された複数の内部アップ信号ｕｐ１、ｕｐ２にもとづき、アップ信号ＵＰ＿Ａを生成する。具体的には第３論理ゲートＧ３はＡＮＤゲートであり、すべての内部アップ信号ｕｐ１〜ｕｐ２がアサートされるときに、アップ信号ＵＰ＿Ａをアサートする。

第４論理ゲートＧ４（ＡＮＤ１）はＡＮＤゲートであり、複数の第２論理ゲートＧ２_１、Ｇ２_２によって生成された複数の内部ダウン信号ｄｎ１、ｄｎ２にもとづき、ダウン信号ＤＮ＿Ａを生成する。具体的には第４論理ゲートＧ４はＡＮＤゲートであり、すべての内部ダウン信号ｄｎ１、ｄｎ２がアサートされるときに、ダウン信号ＤＮ＿Ａをアサートする。

以上が位相比較器１０の構成である。続いて位相比較器１０の動作を説明する。図６（ａ）、（ｂ）および図７（ａ）、（ｂ）は、図５の位相比較器１０の動作を示すタイムチャートである。図６（ａ）、（ｂ）はそれぞれ、入力データＤ_ＩＮが１回変化した場合、２回連続で変化した場合の、図７（ａ）、（ｂ）はそれぞれ、入力データＤ_ＩＮが３回連続で変化した場合、２回非連続で変化した場合の動作を示す。

図６（ａ）に示すように、入力データＤ_ＩＮが１回変化した場合、入力データＤ_ＩＮの位相が進んでいれば、１区間（クロック信号の１／４周期）の長さのアップ信号ＵＰ＿Ａが生成され、反対に入力データＤ_ＩＮの位相が遅れていれば、１区間（クロック信号の１／４周期）の長さのダウン信号ＤＮ＿Ａが生成される。

図６（ｂ）を参照すると、入力データＤ_ＩＮが２回連続で変化した場合、入力データＤ_ＩＮの位相が進んでいれば、３区間（クロック信号の３／４周期）の長さのアップ信号ＵＰ＿Ａが生成され、反対に入力データＤ_ＩＮの位相が遅れていれば、３区間（クロック信号の３／４周期）の長さのダウン信号ＤＮ＿Ａが生成される。

図７（ａ）を参照すると、入力データＤ_ＩＮが３回連続で変化した場合、入力データＤ_ＩＮの位相が進んでいれば、５区間（クロック信号の５／４周期）の長さのアップ信号ＵＰ＿Ａが生成され、反対に入力データＤ_ＩＮの位相が遅れていれば、５区間（クロック信号の５／４周期）の長さのダウン信号ＤＮ＿Ａが生成される。

図７（ｂ）を参照すると、入力データＤ_ＩＮが不連続で変化する場合には、図６（ａ）の１回変化の場合と同様の動作を２回繰り返すことがわかる。

このように実施の形態に係る位相比較器１０によれば、入力データＤ_ＩＮが連続して変化する回数に応じた期間アサートされる、アップ信号ＵＰ＿Ａおよびダウン信号ＤＮ＿Ａを生成することが可能となる。

また位相比較器１０は、アップ信号ＵＰ＿Ａおよびダウン信号ＤＮ＿Ａを生成する過程において、タイミング同期をとらないため、遅延が少ないという特徴を有する。したがってクロック信号の位相は入力データＤ_ＩＮの変動に高速に追従させることが可能となる。

またダウン信号ＤＮおよびアップ信号ＵＰのアサート期間の最小幅が、１区間（クロック信号の１／４周期、９０度位相）であることも、図５の位相比較器１０の利点である。すなわち、ダウン信号ＤＮ＿Ａおよびアップ信号ＵＰ＿Ａの最小幅が小さいことにより、チャージポンプ回路４０の設計の自由度を高めることができる。

一般にチャージポンプ回路４０は、キャパシタと、アップ信号ＵＰに応じてキャパシタを充電する充電回路と、ダウン信号ＤＮに応じたキャパシタを放電する放電回路と、を備える。そしてキャパシタに生ずる電圧が制御電圧Ｖｃｎｔ１として出力される。
したがって制御電圧Ｖｃｎｔ１の変化量ΔＶは、
ΔＶ＝τ×Ｉｃｈｇ／Ｃ
で与えられる。つまり、
（１）アップ信号ＵＰ，ダウン信号ＤＮのパルス幅τに比例し、
（２）充放電電流Ｉｃｈｇに比例し、
（３）キャパシタの容量値Ｃに反比例する。

したがって同じ制御電圧Ｖｃｎｔ１の変化量ΔＶを得ようとすれば、パルス幅が短いことにより、充放電電流Ｉｃｈｇを大きくし、あるいはキャパシタの容量値Ｃを小さくすることができる。キャパシタＣが小さいことは、回路面積を小さくできることを意味するため、回路を集積化する上できわめて有用である。また充放電電流Ｉｃｈｇを大きくできることは、その精度を高めることができることを意味するため、ＣＤＲ回路１００の周波数安定化の精度を高める上で非常に有用である。

最後に、ＣＤＲ回路１００の用途を説明する。ＣＤＲ回路１００は、タイミングコントローラ２０４に利用することができる。図８は、ＣＤＲ回路１００を備える電子機器２００のブロック図である。電子機器２００は、画像プロセッサ２０２、タイミングコントローラ２０４、ディスプレイパネル２０６、ゲートドライバ２０８、ソースドライバ２１０を備える。

タイミングコントローラ２０４は、上述のＣＤＲ回路１００と、フレームメモリ２０５を備える。画像プロセッサ２０２からタイミングコントローラ２０４へは、ｅＤＰ規格あるいはその他の規格に準拠した形式で、画像データＤ_ＩＮが送信される。たとえば画像データＤ_ＩＮは、ＲＧＢ各３ビットの２４ビットのシリアルデータとして送信される。画像プロセッサ２０２は、ＧＰＵ（Graphics Processing Unit）、アプリケーションプロセッサ、あるいはＣＰＵ（Central Processing Unit）などである。

ＣＤＲ回路１００は、画像プロセッサ２０２からの画像データＤ_ＩＮを受信する。タイミングコントローラ２０４は、ＣＤＲ回路１００が受信したデータＤ_ＩＮにもとづいて各種タイミング信号を生成する。ゲートドライバ２０８は、ソースドライバ２１０からのタイミング信号と同期して、ディスプレイパネル２０６の走査線を順に選択する。ソースドライバ２１０は、タイミングコントローラ２０４からの輝度データに応じた駆動電圧を、ディスプレイパネル２０６のデータ線に印加する。

電子機器２００には、パネルセルフリフレッシュ（ＰＳＲ）と呼ばれる機能が実装される場合がある。パネルセルフリフレッシュとは、静止画を表示する際に、画像プロセッサ２０２からタイミングコントローラ２０４への画像データの送信を停止し、タイミングコントローラ２０４が、自身のフレームメモリ２０５に格納したデータにもとづいて、ディスプレイパネル２０６に画像を表示するものである。したがってパネルセルフリフレッシュ機能がアクティブに設定されると、ＣＤＲ回路１００は受信した画像データをフレームメモリ２０５上に保持し、画像プロセッサ２０２から無入力の状態では、フレームメモリ２０５上の画像データを、ディスプレイパネル２０６に表示する。

パネルセルフリフレッシュ機能をサポートする場合、画像プロセッサ２０２からＣＤＲ回路１００への入力データＤ_ＩＮは、間欠的に発生する。実施の形態に係るＣＤＲ回路１００は、このような用途に好適に利用可能である。

この用途では、ＣＤＲ回路１００は、入力データＤ_ＩＮが入力される場合に、１フレームに１回の頻度で、キャリブレーション期間ＣＡＬを設け、ダミークロック信号ＣＫｄの周波数を更新してもよい。

パネルセルフリフレッシュでは、入力データＤ_ＩＮの停止を通知する制御信号が、画像プロセッサ２０２からタイミングコントローラ２０４に与えられる。したがってタイミングコントローラ２０４は、この制御信号にもとづいて、セレクタ８１を制御することができる。

実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例を説明する。

（第１変形例）
実施の形態では、４相のクロック信号を再生する場合を例に説明したが、実施の形態に開示される技術的思想は、８相、１６相、その他のクロック信号にも展開可能であり、それらも本発明の範囲に含まれることが当業者には理解される。

（第２変形例）
実施の形態では、ＣＤＲ回路１００の用途として、タイミングコントローラを説明したが本発明はそれには限定されない。たとえばＣＤＲ回路１００は、ブリッジチップに利用可能である。ブリッジチップは、異なるインタフェース規格の橋渡しをするために利用される。たとえば、ｅＤＰ規格に準拠する画像データを、ＣＭＯＳ形式のシリアルデータに変換して出力するブリッジチップの入力インタフェースや、ｅＤＰ規格に準拠する画像データを、ＬＶＤＳ形式のシリアルデータに変換して出力するブリッジチップの入力インタフェースに、ＣＤＲ回路１００が利用可能である。

（第３変形例）
図４のダミークロック信号発生器８０では、出力クロック信号ＣＫ_ＯＵＴを利用して、多相クロック信号ＣＫｍの周波数ｆｍを検出したが、本発明はそれには限定されない。キャリブレーションロジック回路８４には、出力クロック信号ＣＫ_ＯＵＴに代えて、コンパレータＣＭＰ１の出力Ｒｅｆを入力してもよいし、ＣＭＰ２の出力であるＶｃｏ信号を入力してもよいし、あるいは複数のクロック信号ＣＫ１〜ＣＫ４のいずれかを入力してもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１０…位相比較器、１２…デコーダ回路、２０…周波数比較器、３０…セレクタ、４０…チャージポンプ回路、５０…ループフィルタ、６０…ＶＣＯ、７０…シリアルパラレル変換器、８０…ダミークロック信号発生器、８１…セレクタ、８２…オシレータ、８４…キャリブレーションロジック回路、８６…分周器、８８…第１カウンタ、９０…第２カウンタ、９２…制御データアジャスタ、１００…ＣＤＲ回路、２００…電子機器、２０２…画像プロセッサ、２０４…タイミングコントローラ、２０５…フレームメモリ、２０６…ディスプレイパネル、２０８…ゲートドライバ、２１０…ソースドライバ。

Claims (10)

1. 制御電圧に応じた周波数を有し、互いに位相が等間隔にシフトしている複数のクロック信号を含む多相クロック信号を発生する電圧制御発振器と、
   入力データの位相を、前記複数のクロック信号それぞれの位相と比較し、比較結果を示す位相差信号を発生する位相比較器と、
   前記入力データの周波数を、前記多相クロック信号の周波数と比較し、比較結果を示す位相周波数差信号を発生する周波数比較器と、
   前記位相差信号および前記位相周波数差信号に応じて電圧レベルが調節される前記制御電圧を発生するチャージポンプ回路と、
   前記多相クロック信号の周波数が安定化されている期間における前記周波数と実質的に同一の周波数を有するダミークロック信号を生成するダミークロック信号発生器と、
   を備え、
   前記入力データの無入力状態において、前記周波数比較器は、前記入力データの周波数に代えて前記ダミークロック信号の周波数を、前記多相クロック信号の周波数と比較することを特徴とするクロックデータリカバリ回路。
2. 前記ダミークロック信号発生器は、
   制御データに応じた周波数の前記ダミークロック信号を生成するオシレータと、
   前記ダミークロック信号と前記多相クロック信号と、を受け、それらの周波数が一致するように、前記制御データを調節するキャリブレーションロジック回路と、
   を含むことを特徴とする請求項１に記載のクロックデータリカバリ回路。
3. 前記キャリブレーションロジック回路は、
   前記ダミークロック信号および前記クロックデータリカバリ回路の出力クロック信号それぞれを分周する分周器と、
   分周後の前記ダミークロック信号をカウントする第１カウンタと、
   分周後の前記出力クロック信号をカウントする第２カウンタと、
   前記第１カウンタの第１カウント値および前記第２カウンタの第２カウント値の一方が所定第１値に達したときの、前記第１カウント値と前記第２カウント値に応じて、前記制御データを増減させる制御データアジャスタと、
   を含むことを特徴とする請求項２に記載のクロックデータリカバリ回路。
4. 前記制御データアジャスタは、前記第１カウント値と前記第２カウント値の大小関係に応じて、前記制御データを増減させることを特徴とする請求項３に記載のクロックデータリカバリ回路。
5. 前記制御データアジャスタは、前記制御データを所定第２値のステップで増減させることを特徴とする請求項４に記載のクロックデータリカバリ回路。
6. 前記所定第１値、前記所定第２値は、設定可能であることを特徴とする請求項５に記載のクロックデータリカバリ回路。
7. 前記制御データアジャスタは、前記第１カウント値と前記第２カウント値の差分に応じて、前記制御データを増減させることを特徴とする請求項３に記載のクロックデータリカバリ回路。
8. 請求項１から７のいずれかに記載のクロックデータリカバリ回路を備えることを特徴とするタイミングコントローラ。
9. 請求項８に記載のタイミングコントローラを備えることを特徴とする電子機器。
10. 電圧制御発振器が、制御電圧に応じた周波数を有し、互いに位相が等間隔にシフトしている複数のクロック信号を含む多相クロック信号を発生するステップと、
    位相比較器が、入力データの位相を、前記複数のクロック信号それぞれの位相と比較し、比較結果を示すアップ信号およびダウン信号を含む位相差信号を発生するステップと、
    周波数比較器が、前記入力データの周波数を、前記多相クロック信号の周波数と比較し、比較結果を示すアップ信号およびダウン信号を含む位相周波数差信号を発生するステップと、
    チャージポンプ回路が、前記位相差信号の前記アップ信号がアサートされるとき、または前記位相周波数差信号の前記アップ信号がアサートされるとき、前記電圧制御発振器の周波数が高くなるように前記制御電圧を変化させ、前記位相差信号の前記ダウン信号または前記位相周波数差信号の前記ダウン信号がアサートされるとき、前記電圧制御発振器の周波数が低くなるように前記制御電圧を変化させるステップと、
    前記多相クロック信号の周波数が安定化されている期間における前記周波数を測定し、測定された周波数を有するダミークロック信号を生成するステップと、
    前記入力データの無入力状態において、前記周波数比較器に、前記入力データに代えて前記ダミークロック信号を入力するステップと、
    を備えることを特徴とするクロックデータリカバリ方法。

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