JPH0846500A - 半導体回路 - Google Patents
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- JPH0846500A JPH0846500A JP6176715A JP17671594A JPH0846500A JP H0846500 A JPH0846500 A JP H0846500A JP 6176715 A JP6176715 A JP 6176715A JP 17671594 A JP17671594 A JP 17671594A JP H0846500 A JPH0846500 A JP H0846500A
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Abstract
下させることなく、出力波形の立ち上がり、或いは立ち
下がり時間を大きくして出力変化時のリンギング或いは
ノイズ、更には反射等により出力電圧信号の波形が変化
して、誤動作が発生する事を有効に防止出来る半導体回
路の出力回路を提供する。 【構成】 入力手段2、トランジスタNM2からなる出
力手段4、該入力手段2と該出力手段4との間に配置さ
れ、該入力手段2に入力される信号の変化に応答して、
該出力手段4に於けるトランジスタを駆動させる制御電
圧波形を出力すると共に、当該制御電圧波形を時間の関
数で変化させる様に構成された制御電圧波形制御手段1
0とで構成されている。
Description
であり、更に詳しくは、半導体集積回路に於ける小振幅
インターフェイス出力回路の構成に関するものである。
体回路に於いて、信号の入出力時、或いはデータの送受
信中に発生するノイズ或いは反射により、入力された情
報やデータが変化する場合があり、係る問題を回避する
為、例えば出力トランジスタのゲート入力波形を一様に
鈍らせる事により出力波形も鈍らせて、上記ノイズ或い
は反射により生ずる信号波形の乱れを減少させる工夫が
成されて来ている。
出力回路の構成の一例を示すブロックダイアグラムであ
り、入力手段1、2段のインバータからなる駆動手段3
及び出力手段4とから構成されている。又、図5は、上
記出力回路に於いて、入力手段に入力信号INが、入力
された場合、第1段のインバータINV1の出力N1と
第2段のインバータINV2の出力N2及び出力手段4
に於ける出力端子のそれぞれに於ける出力波形の概略を
示すグラフであり、図5(A)は、入力手段への入力信
号が、“L”レベルから“H”レベルに変化した場合の
例を示し、又図5(B)は、入力手段への入力信号が、
“H”レベルから“L”レベルに変化した場合の例をそ
れぞれ示すものである。
避する為に、特に短い時間で変化する小振幅の出力波形
を鈍らせる為に振幅の大きな内部波形を一様に鈍らせる
方法が採用されている。つまり、図5(A)に示す様
に、入力手段への入力信号が、“L”レベルから“H”
レベルに変化した場合に於ける、出力電圧を鈍らせる為
には、例えば図4の第2のインバータINV2を構成す
るP−チャネル形トランジスタPM2とN−チャネル形
トランジスタNM2のトランジスタサイズを変更して、
当該INV2の出力N2をO1からO2に変化させる事
になる。
1からO2に一様に変化させた場合では、出力手段4を
構成するN−チャネル形トランジスタNM3のゲート電
圧が、該トランジスタNM3のしきい値電圧に到達する
までは、出力電圧の変化はなく、その間のゲート電圧の
波形の鈍りは、単に出力の遅れとなるだけで、出力電圧
の変化率の減少には余り効果のない。
電圧の鈍りも当該出力電圧波形の鈍りには無関係であ
る。係る状態は、図5(B)に示す様に、入力手段への
入力信号が、“H”レベルから“L”レベルに変化した
場合の例に於いても同様の事が言える。つまり、従来の
方法に於いては、ゲート電圧を単に、一様に鈍らせたと
しても、全体の遅延時間が大きくなるだけで、出力電圧
の鈍りへの影響は小さく、更に、大きく鈍った上記ゲー
ト電圧を、完全に立ち上げ、立ち下げる必要があるの
で、動作周波数を高く設定出来ないと言う欠点があっ
た。
用される出力回路を用いて、データ信号を送信した場合
に、ノイズ或いは反射の影響による信号の乱れが、どの
様に発生し、変化するかを検証する為のシミュレーショ
ン回路の構成例を示すものである。図6に於けるシミュ
レーション回路は、入力手段2、2段のインバータ回路
からなる駆動手段3、該駆動手段3の出力波形を一様に
鈍らせるバッファ手段5及び出力手段4とから構成され
る従来の出力回路1を内蔵する送信側の出力回路チップ
61に、パッケージ63(Z=50.4、遅延時間=3
55.5psec )を介して同軸ケーブル64(Z=50、
遅延時間=約11nsec ) を接続させると共に、適宜の
構成からなる受信手段62に上記と同様のパッケージ6
5(Z=50.4、遅延時間=355.5psec )を介し
て接続させた構成を有している。
を用いて、従来の方法に従って、ゲート電圧を入力信号
電圧に対して鈍らせて出力させた場合に、出力された信
号が如何に変化するかを検証してみた。尚、上記シミュ
レーションに於いて、プロセス条件が最良の条件とし
て、温度が−40℃、で電源電圧が3.6Vを採用し、
又プロセス条件が最悪の条件として、温度が125℃、
で電源電圧が3.0Vを採用した。
7〜図10は、上記シミュレーション装置を用いて、低
周波入力信号を入力した場合の出力及び伝送波形を示す
ものであり、図7は、上記したプロセス条件が最良条件
での出力の立ち下がり、図8は上記したプロセス条件が
最良条件での出力の立ち上がり、図9は、上記したプロ
セス条件が最悪条件での出力の立ち下がり、図10は上
記したプロセス条件が最悪条件での出力の立ち上がりを
それぞれ示すものである。
zの高周波入力信号を入力した場合の出力及び伝送波形
を示すものである。図7(A)は、入力信号が、“H”
レベルから“L”レベルに変化した場合の該駆動手段3
の出力(INV2−OUT)に現れる出力電圧信号S1
と該バッファ手段5の出力(OBI−OUT)の出力電
圧信号S2を示し、図7(B)は、図6に於ける、パッ
ケージ63と同軸ケーブル64との間(PINO)の電
圧波形S3を示すものであり、又図7(C)は、図6に
於ける、パッケージ65と受信側の受信手段62との間
(PAD1)の電圧波形S4を示すものである。
な様に、バッファ5から出力される出力信号波形S2
は、駆動手段3の出力波形S1より所定の遅延時間を以
て出力されているが、同軸ケーブル64直前の位置(P
INO)に於ける電圧波形S3には、ノイズ或いはオー
バーシュート、リンギング等によるフラクチュエーショ
ンF1が発生している。
4には、上記したフラクチュエーションF1が伝搬され
て、増幅されたフラクチュエーションF2が発生する。
係るフラクチュエーションF2は、受信側のインピーダ
ンスミスマッチ及びパッケージ65のリンギング等によ
り反射が起こり、その影響が、電圧波形S3にフラクチ
ュエーションF3として表れ、更にその影響が、電圧波
形S4にフラクチュエーションF4として表れ、その影
響が又電圧波形S3にフラクチュエーションF5として
表われる事が判る。
が、“L”レベルから“H”レベル変化した場合の例を
図7(A)〜図7(C)と同様のシミュレーションを行
って、それぞれ同様の電圧波形を測定したものである。
上記の図8(A)〜図8(C)より明らかな様に、入力
信号が“L”レベルから“H”レベル変化した場合で
も、図7の場合と同様に、ノイズ或いは反射の影響が表
れる事が判る。
(A)〜図10(C)は、上記と同様のシミュレーショ
ンを、上記出力電圧波形S1とS2との遅延時間を、上
記のシミュレーションで使用した遅延時間よりも長く設
定した、条件としては比較的悪い条件が設定されている
場合に付いて、入力信号が、“L”レベルから“H”レ
ベルに変化する場合と、“H”レベルから“L”レベル
に変化する場合とに別けてそれぞれ測定した結果を示す
ものである。
ュレーション装置に於いて、前記した出力回路を用い
て、周波数120MHzの高周波入力信号を用いて同様
のシミュレーションを実行した結果を示すものである。
図11は、出力波形S1とS2との遅延が少ない場合の
例であり、図12は、出力波形S1とS2との遅延が大
きく、条件が悪い場合の例を示す。
の場合にも、高周波信号を取り扱う場合には、出力電圧
信号S3とS4に大きなフラクチュエーション(F1〜
F5)が発生し、しかもそのフラクチュエーション(F
1〜F5)は順次増幅される事が判る。つまり、上記シ
ミュレーションより明らかな通り、従来に於いては、遅
延時間を長くとって、出力手段の制御入力電圧を鈍らせ
たとしても、結果的には、出力電圧信号に発生するノイ
ズ或いは反射の影響を取り除く事が出来ない事が理解さ
れる。
した従来技術の欠点を改良し、半導体回路に於ける出力
回路の動作速度を低下させることなく、出力波形の立ち
上がり、或いは立ち下がり時間を大きくして出力変化時
のリンギング或いはノイズ、更には反射等により出力電
圧信号の波形が変化して、誤動作が発生する事を有効に
防止出来る半導体回路の出力回路を提供するものであ
る。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、入力手段、トランジスタからな
る出力手段、該入力手段と該出力手段との間に配置さ
れ、該入力手段に入力される信号の変化に応答して、該
出力手段に於けるトランジスタを駆動させる制御電圧波
形を出力すると共に、当該制御電圧波形を時間の関数で
変化させる様に構成された制御電圧波形制御手段、とで
構成されている出力回路を持つ半導体回路である。
回路を有しているので、当該出力回路の作動時間に於け
る、出力手段のゲート電圧が、出力トランジスタのしき
い値電圧付近から、出力信号の出力電圧波形が実質的に
変化し終わる迄の間の時間だけ、内部出力波形S2を鈍
らせるものである。
に、出力手段の出力トランジスタから出力される出力電
圧波形が、実質的に変化する期間は、その必要な時間の
間出力回路から出力される内部制御出力電圧波形S2を
鈍らせておき、その他の時間に於いては、内部制御出力
電圧波形S2を早く変化せる事により、動作速度の低下
を必要最小限に抑え且つ出力信号に表れるノイズ或いは
反射による変動を極力抑える事が出来るのである。
の構成を図面を参照しながら詳細に説明する。図1は、
本発明に係る半導体回路に使用される出力回路の基本的
な構成例を示すブロックダイアグラムであり、図中、入
力手段2、トランジスタNM2からなる出力手段4、該
入力手段2と該出力手段4との間に配置され、該入力手
段2に入力される信号の変化に応答して、該出力手段4
に於けるトランジスタを駆動させる制御電圧波形を出力
すると共に、当該制御電圧波形を時間の関数で変化させ
る様に構成された制御電圧波形制御手段10とで構成さ
れている半導体回路の出力手段が示されている。
0に於ける制御電圧波形を時間の関数で変化させる様に
する為の具体例としては、例えば、該入力手段2に入力
される信号の変化に応答して、該制御電圧波形を、時間
の経過に従って、当該制御電圧波形の時間変化率が変化
する様に変化させるものであり、当該制御電圧波形制御
手段10は、上記した様な機能を有するものであれば、
如何なる回路構成のものでも使用可能である。
0の構成とその動作に付いて説明するならば、図1の出
力回路に於いて、入力手段2に入力される入力電圧信号
INが、図示の様に、高電圧電源VDDと低電圧電源V
SSとの間に配置された制御電圧波形制御手段10に入
力され、当該制御電圧波形制御手段10から出力される
制御出力電圧波形N2が出力される。
力手段4を構成するN−チャネル形トランジスタNM2
のゲートに入力され、その結果、当該N−チャネル形ト
ランジスタNM2のソースと終端電圧Vttに設定され
た電源に接続された抵抗Rとの接続部に設けられた出力
端部から出力電圧波形OUTが出力されるものである。
圧波形制御手段10は、図2(A)に示す様に、入力信
号INが、“L”レベル(Vss)から“H”レベル
(VDD)に変化する場合に、当該制御電圧波形制御手
段10の出力電圧波形N2は、出力トランジスタNM2
のしきい値電圧Vthに近づく迄の間に期間a、つまり
時刻t1から時刻t2の期間では、該制御出力電圧波形
N2の時間変化率が大きくなる様に作動するものであ
る。
形OUTは、変化せずVttの電位を維持している。次
に、時刻t2から時刻t3の間の期間bに於いては、出
力トランジスタNM2のしきい値Vth付近から当該出
力トランジスタNM2のゲートを制御する該制御出力電
圧波形N2の時間変化率を小さくする様に変化させる。
形OUTは、電位Vttから徐々に低下して期間bの終
了時、つまり時刻t3に於いては、略Vssに近い電位
を示す事になる。即ち、係る期間bに於いては、出力ト
ランジスタの出力電圧波形が、実質的に変化する時期で
ある。
cに於いては、出力トランジスタNM2の出力電圧波形
が、実質的に変化し終わった後、再び当該出力トランジ
スタNM2のゲートを制御する該制御出力電圧波形N2
の時間変化率を大きくする様に変化させる。係る期間c
に於いては、出力トランジスタの出力電圧波形は、略V
ssに近い電位を維持して変化する事はない。
“H”レベル(VDD)から“L”レベル(Vss)に
変化する場合の各波形が示されており、当該制御電圧波
形制御手段10の制御出力電圧波形N2、即ちゲート電
圧制御波形は、図示の期間aから期間bの間は、その時
間変化率が大である状態から小の状態に連続した湾曲状
に変化する様に設計されているものである。
形OUTは、変化せずVssの電位を維持しているが、
時刻t2以降の期間bの間は、該出力手段4の出力波形
OUTは、電位Vssから徐々に上昇して期間bの終了
時、つまり時刻t3に於いては、略Vttに近い電位を
示す事になる。即ち、係る期間bに於いては、出力トラ
ンジスタの出力電圧波形が、実質的に変化する時期であ
る。
いては、出力トランジスタNM2の出力電圧波形が、実
質的に変化し終わった後であり、再び当該出力トランジ
スタNM2のゲートを制御する該制御出力電圧波形N2
の時間変化率を大きくする様に変化させる。係る期間c
に於いては、出力トランジスタの出力電圧波形は、略V
ttに近い電位を維持して変化する事はない。
御手段10は、該入力手段2に入力される信号の変化に
応答して、該制御電圧波形が、出力手段4に於けるトラ
ンジスタNM2のしきい値電圧Vthに到達してから、
該出力トランジスタNM2の出力電圧波形が変化し終わ
る迄の期間b(第2の期間)においては、その期間中の
該制御電圧波形N2の該時間変化率を、それ以前の期間
a(第1の期間)とそれ以後の期間c(第3の期間)に
於ける当該制御電圧波形N2の時間変化率よりも相対的
に小さく設定するものである。
る、本発明の制御電圧波形制御手段10の具体例に付い
てその構成例を以下に説明する。つまり、図3には、本
発明に係る該制御電圧波形制御手段10の一具体例の構
成を示すブロックダイアグラムであり、従来の出力回路
に設けられている駆動手段3をに相当する機能を含み、
更に該入力手段2に入力される信号が、“H”レベルか
ら“L”レベルに変化する際に、当該制御電圧波形の時
間変化率を変化させる第1の制御回路14と、該入力手
段4に入力される信号が、“L”レベルから“H”レベ
ルに変化する際に、当該制御電圧波形の時間変化率を変
化させる第2の制御回路15とから構成されているもの
である。
具体的な回路構成の例を以下に説明する。即ち、本発明
に係る当該制御電圧波形制御手段10の第1の制御回路
14は、その入力が該入力端子部INに接続され、その
出力が第1の端子NO1に接続された第1のインバータ
INV1、ゲートが前記第1の端子NO1に接続され、
第1ソース/ドレイン(1)を第2の端子NO2に接続す
ると共に、第2ソース/ドレイン(2)を第3の端子NO
3に接続した第1NチャネルトランジスタNM01、ゲ
ートが前記第3の端子NO3に接続され、第1ソース/
ドレイン(3)を接地とすると共に、第2ソース/ドレイ
ン(4)を第2の端子NO2に接続した第1Nチャネルト
ランジスタNM02、ゲートが高電圧源VDD1に接続
され、第1ソース/ドレイン(5)を接地とすると共に、
第2ソース/ドレイン(6)を第2の端子NO2に接続し
た第3NチャネルトランジスタNM03、その第1の入
力(7)を前記入力端子部INに接続すると共に、その第
2の入力(8)を、前記第3の端子NO3に接続させ、か
つその出力(9)を第4の端子NO4に接続させた2入力
NORゲート回路NOR、 ゲートが前記第4の端子N
O4に接続され、第1ソース/ドレイン(10)を接地とす
ると共に、第2ソース/ドレイン(11)を第3の端子NO
3に接続した第4NチャネルトランジスタNM04、と
から構成されている制御電圧波形制御手段10である。
手段10の第1の制御回路14に於ける当該第3のNチ
ャネルトランジスタNM03は、複数個のNチャネルト
ランジスタNM031〜NM03nが、直列に接続され
た構成を有しているものでああっても良い。係る複数個
のトランジスタを直列に接続させる事によって、当該制
御電圧波形N2の時間変化率を小さく出来、又その程度
をトランジスタの接続個数により調整する事が可能とな
る。次に、本発明に係る該第2の制御回路15のより具
体的な回路構成の例を以下に説明する。
手段10の第2の制御回路15は、そのゲートが前記第
1の端子NO1に接続され、第1ソース/ドレイン(12)
を第5の端子NO5に接続すると共に、第2ソース/ド
レイン(13)を第3の端子NO3に接続した第1Pチャネ
ルトランジスタPM01、ゲートが第6の端子NO6に
接続され、第1ソース/ドレイン(14)を高電圧源VDD
2に接続させると共に、第2ソース/ドレイン(15)を第
5の端子NO5に接続した第2Pチャネルトランジスタ
PM02、ゲートが第7の端子NO7と接続され、第1
ソース/ドレイン(16)を高電圧源VDD3に接続させる
と共に、第2ソース/ドレイン(17)を第5の端子NO5
に接続した第3PチャネルトランジスタPM03、その
第1の入力(18)を前記入力端子部INに接続すると共
に、その第2の入力(19)を、前記第3の端子NO3に接
続させ、かつその出力(20)を第8の端子NO8に接続さ
せた2入力NANDゲート回路NAND、ゲートが前記
第8の端子NO8に接続され、第1ソース/ドレイン(2
1)を高電圧源VDD4に接続させると共に、第2ソース
/ドレイン(22)を第3の端子NO3に接続した第4Pチ
ャネルトランジスタPM04、及び前記第1の端子N0
1に入力が接続されると共に、前記第6の端子NO6に
接続される第1の出力(23)と前記第7の端子NO7に接
続される第2の出力 (24) を有し、且つ該第1の出力(2
3)の出力電位は、該第2の出力 (24) の出力電位より高
く設定されている中間電位発生手段16、とから構成さ
れているものである。
16は、その入力(25)が、前記第1の端子N01に接続
されると共に、その出力(40)が第9の端子NO9に接続
されたインバータINV2、ゲートを前記第1の端子N
01に接続されると共に、第1ソース/ドレイン(26)を
接地とすると共に、第2ソース/ドレイン(27)を第6の
端子NO6に接続した第5NチャネルトランジスタNM
052、ゲートが第6の端子NO6に接続され、第1ソ
ース/ドレイン(28)が第9の端子N09と接続すると共
に、第2ソース/ドレイン(29)を第6の端子NO6に接
続した第5PチャネルトランジスタPM052、ゲート
が前記第1の端子NO1に接続され、第1ソース/ドレ
イン(30)を接地とすると共に、第2ソース/ドレイン(3
1)を第7の端子NO7に接続した第6Nチャネルトラン
ジスタNM051、及びゲートが前記第7の端子NO7
に接続され、第1ソース/ドレイン(32)を第6の端子N
O6に接続させすると共に、第2ソース/ドレイン(33)
を第7の端子NO7に接続した第6Pチャネルトランジ
スタPM051、とから構成されているものである。
れる該制御電圧波形制御手段10の動作を説明するなら
ば、図2(A)に示す様に、先ず入力手段2に入力され
る入力信号INが“L”レベルから“H”レベルに変化
する場合に、インバータINV1により第1の端子NO
1は“H”レベルから“L”レベルに変化し、期間
(A)に於いては、第1のN−チャネル形トランジスタ
NM01は、OFFとなり、NORゲート回路NORの
出力端子NO4に於ける出力信号は“L”レベルとなる
ので、第4のN−チャネル形トランジスタNM04もO
FFとなる。
“L”レベルであるので、第8の端子n08に於けるN
ANDゲート回路NANDの出力は“H”レベルとな
り、従って、P−チャネル形トランジスタPMO4はO
FFとなる。一方、第1の端子NO1が変化する迄は、
N−チャネル形トランジスタNM051とNM052は
ONとなり、又第9の端子NO9は“L”レベルである
から第6の端子NO6と第7の端子NO7は、共にVs
sのレベルと保っている。
なる事によって、該N−チャネル形トランジスタNM0
51とNM052はOFFとなり、又、第9の端子NO
9は“H”レベルとなるので、第6の端子NO6と第7
の端子NO7の電位は、共に上昇する。この時、ダイオ
ードとして使用されているP−チャネル形トランジスタ
PM051とPM052の電圧降下によって、該第6の
端子NO6と第7の端子NO7の電位は、VDDよりも
低くなる。
を実現する為に、該第6の端子NO6の出力電圧が該P
−チャネル形トランジスタPM02のしきい値電圧Vt
h1以上となる様に、又該第7の端子NO7の出力電圧
は該P−チャネル形トランジスタPM03のしきい値電
圧Vth2以下となる様に、該P−チャネル形トランジ
スタPM051とPM052のサイズを調整するもので
ある。
いては、該P−チャネル形トランジスタPM02は、直
ちにOFFとなるが、該P−チャネル形トランジスタP
M03はONの状態を継続する。この時、プロセス条件
や温度等の条件がよい場合には、該P−チャネル形トラ
ンジスタPM02とPM03の抵抗が高くなり、該条件
が悪い場合には、該抵抗が低くなるので、プロセス条件
や温度等の条件が変化しても、該制御電圧波形N2の時
間変化率の差は小さくなる。
いて、該P−チャネル形トランジスタPM02とPM0
3がONとなっているので、第3の端子の電圧は、早く
立ち上がる。次に、期間(B)に於いては、前記期間に
於いて、当該制御電圧波形N2が、短期間に上昇し、第
6の端子NO6の電位は、該P−チャネル形トランジス
タPM02のしきい値Vth2をこえるので、当該P−
チャネル形トランジスタPM02はOFFとなり、P−
チャネル形トランジスタPM03のみがONしている状
態となる。
圧波形N2の時間変化率は小さくなる。更に、期間
(C)に於いては、NANDゲート回路NANDNO遅
延時間だけ遅れて第8の端子NO8の電位が“L”レベ
ルとなり、当該P−チャネル形トランジスタPM04は
ONとなり、その結果、当該P−チャネル形トランジス
タPM04によって、該第3の端子NO3の電位は、大
きな時間変化率で、VDD迄上昇し、それによって、当
該出力手段4に於ける出力OUTの電位は、Vttか
ら、Vssに低下する事になる。
に入力される入力信号INが“H”レベルから“L”レ
ベルに変化する場合に、インバータINV1により第1
の端子NO1は“L”レベルから“H”レベルに変化
し、期間(A)に於いては、該第1のP−チャネル形ト
ランジスタPM01はOFFとなり、NANDゲート回
路NANDNOの出力である第8の端子NO8が“H”
レベルとなるので、P−チャネル形トランジスタPM0
4はOFFとなる。
“H”レベルであるので、第9の端子N09に於けるN
ORゲート回路NORの出力は“L”レベルとなり、従
って、N−チャネル形トランジスタNMO4はOFFと
なり又、N−チャネル形トランジスタNMO2はONと
なっている。つまり、係る状態に於いては、トランジス
タサイズに大きいN−チャネル形トランジスタNM01
とNM02及びトランジスタサイズの小さいN−チャネ
ル形トランジスタNM031〜NM034とがON状態
となっているので、第3の端子NO3に出力される制御
信号電圧は、大きな時間変化率をもって降下する事にな
る。
子NO3の電位が下がって来ると、該N−チャネル形ト
ランジスタNM02は、徐々にOFFとなり、N−チャ
ネル形トランジスタNM01とNMO31〜NM034
のみがON状態にある事になり、その結果、第3の端子
NO3の電位の時間変化率は小さくなる。又、期間
(C)に於いては、やがて第3の端子NO3の電位が、
NORゲート回路NORのしきい値電圧Vth3を越え
て低下した場合に、入力信号の電位は“L”レベルとな
っているので、第4の端子NO4に於ける出力信号の電
圧は“H”レベルとなり、その為該N−チャネル形トラ
ンジスタNM04がONとなる。
よって、該第3の端子NO3の電位は大きな時間変化率
でVss迄降下する。プロセス条件や温度等の条件のば
らつきに対しては、最終段のN−チャネル形トランジス
タNM04のしきい値電圧Vth4の変化と平行して、
N−チャネル形トランジスタNM02のしきい値電圧V
th5も変化することにより、第3の端子NO3の電圧
波形も変化し、結果として回路全体の遅延時間の変動は
小さくなる。
段10を用いて、半導体回路に於ける出力信号の変化
を、図6に示すシミュレーション装置を用い、図7〜図
12に示すものと同一の条件でシミュレーションを行っ
た結果を図13〜図18に示す。即ち、図13(A)〜
図13(C)は、上記図7(A)〜図7(C)に対応し
たシミュレーションを行いその結果を示したものであ
り、又 図14(A)〜図14(C)は、前記した図8
(A)〜図8(C)に対応したシミュレーションを行い
その結果を示したものである。
図9(A)〜図9(C)に対応したシミュレーションを
行いその結果を示したものであり、又 図16(A)〜
図16(C)は、前記した図10(A)〜図10(C)
に対応したシミュレーションを行いその結果を示したも
のである。更に、図17(A)〜図17(C)は、上記
図11(A)〜図11(C)に対応したシミュレーショ
ンを行いその結果を示したものであり、又 図18
(A)〜図18(C)は、前記した図12(A)〜図1
2(C)に対応したシミュレーションを行いその結果を
示したものである。
に、本発明に係る制御電圧波形制御手段10を用いて構
成された出力回路1を使用した場合には、出力信号変化
時のリンギングやノイズ或いは反射等の原因による波形
の劣化が、従来の出力回路を使用した場合に比べて大幅
に低減されており、特に、高周波信号を入力した場合に
も、条件の悪い環境であっても、出力信号変化時のリン
ギングやノイズ或いは反射とうの原因による波形の劣化
が、大幅に低減されており、正常に作動する事が確認さ
れた。
10を用いた出力回路と従来の出力回路に於ける動作の
相違について、より具体的な構成を参照しながら、両者
の比較を行った。図19は、本比較実験に使用されるオ
ープンドレインタイプの従来の出力回路1の構成を示す
ブロックダイアグラムであって、基本的には、入力手段
2、3.3Vの高電圧電源に接続された2段のインバー
タINV1、INV2からなる駆動手段3及びN−チャ
ネル形トランジスタMOSFETトランジスタ100を
含む出力手段4とから構成さた、図4と略同一の構成を
有する出力回路であり、該N−チャネル形トランジスタ
100のソースは、50OHM の抵抗を介して1.2Vの
電源に接続されている。
INV2を構成するP−チャネル形トランジスタWPと
N−チャネル形トランジスタWNとを変化させたものを
使用するものであって、従来例Aに於いては、トランジ
スタサイズをWP=1,WN=1/3と設定し、又従来
例Bに於いては、トランジスタサイズをWP=6,WN
=2と設定したものである。
形制御手段10を使用した出力回路1の一例を示すもの
であり、入力手段2と出力手段4の構成は、図19の従
来の出力回路と同一にしてある。尚、図19及び図20
に於いてVCN1は、N−チャネル形トランジスタ10
0のゲートに入力される制御電圧信号を示し、又VCN
は、当該出力手段4の出力信号を示している。
に係る出力回路とに同一の入力信号波形を入力した場合
に、出力回路の出力手段に於ける信号波形が如何に変化
するかをシミュレーションしたものである。此処で、本
比較実験に於いて、測定した信号波形の特性値は、次の
通りである。 即ち、(1)上記N−チャネル形トラン
ジスタ100 のゲート入力信号の立ち上がり/立ち下が時
間、(2)上記N−チャネル形トランジスタ100 のゲー
ト入力信号と出力信号の伝播遅延時間、(3)上記N−
チャネル形トランジスタ100 のゲート入力信号の時間変
化率である。
下の様に定義する。 即ち、 (a)立ち上がり時間(Tsup ) 信号が高電圧源と接地間の電圧の5%から95%に変化
するまでの時間 (b)立ち下がり時間(Tsdown ) 信号が高電圧源と接地間の電圧の95%から5%に変化
するまでの時間 (c)最大動作周波数(fmax ) 立ち上がり/立ち下がり時間から求まる最大動作周波数 Tsmax=MAX(Tsup , Tsdown )とすると、 fmax =1/(2×Tsmax) (d)遅延時間 出力立ち上がりのとき(Tup) オープンドレインN−チャネルトランジスタのゲート入
力信号が95%に達してから出力信号が0.8Vに達す
るまでの時間、 出力立ち下がりのとき(Tdown) オープンドレインN−チャネルトランジスタのゲート入
力信号が5%に達してから出力信号が0.8Vに達する
までの時間、 (e)ゲート信号時間変化率(ΔV) オープンドレインN−チャネルトランジスタのゲート入
力信号が1.3Vの時の傾き(dVg/dt ) 上記の方法により、シミュレーションした結果、図19
と図20に示されている N−チャネル形トランジスタ
100のゲートに入力される制御電圧信号VCN1と出
力手段4の出力信号VCXの測定結果を図21(A)及
び(B)に示している。
に於ける、入力手段2に入力された入力信号INが、
“L”レベルから“H”レベルに変化する時の、該制御
電圧信号VCN1の変化の様子を示すグラフG1と出力
手段4の出力信号VCXの変化を示すグラフG2が示さ
れていると共に、従来例Bに於ける、該制御電圧信号V
CN1の変化を示すグラフG3と出力手段4の出力信号
VCXの変化を示すグラフG4が示されている。
段10を用いた出力回路に於ける該制御電圧信号VCN
1の変化を示すグラフG5と出力手段4の出力信号VC
Xの変化を示すグラフG6が示されている。又、図21
(B)に於いては、従来例Aに於ける、入力手段2に入
力された入力信号INが、“H”レベルから“L”レベ
ルに変化する時の、該制御電圧信号VCN1の変化の様
子を示すグラフg1と出力手段4の出力信号VCXの変
化を示すグラフg2が示されていると共に、従来例Bに
於ける、該制御電圧信号VCN1の変化を示すグラフg
3と出力手段4の出力信号VCXの変化を示すグラフg
4が示されている。
段10を用いた出力回路に於ける該制御電圧信号VCN
1の変化を示すグラフg5と出力手段4の出力信号VC
Xの変化を示すグラフg6が示されている。上記の実験
結果により得られた図21(A)及び(B)の波形図か
ら、前記で定義した特性パラメータを算出した結果を表
1に示す。
ズ等を吸収する為いゲート入力波形を従来の様に単純に
鈍らせる場合(従来例B)では、立ち上がり/立ち下が
り時間(Tsup /Tsdown )が大きくなり、最大動作周
波数が低くなる。又、出力伝播遅延時間(Tup/Tdow
n)も大きくなる。一方、従来例Aの様に、ゲート入力
波形の立ち上がり/立ち下がり時間(Tsup /Tsdown
)が小さくすると、最大動作周波数は高くなるが、グ
ラフから判る様に、ノイズが大きくなると言う欠点があ
る。
値電圧付近のゲート信号変化率は、従来例Bに近くなっ
ているが、立ち上がり/立ち下がり時間(Tsup /Tsd
own)は小さくなっており、より高い周波数で動作が可
能となっている。更に、出力遅延時間もより小さくなっ
ている事が判る。
力回路は、上記した様な構成を有するものであるので、
入力信号が変化した場合に於ける動作速度を大きく低下
させることなく、実質的に、当該出力波形の立ち上がり
若しくは立ち下がりに要する時間を長く設定出来る様に
したものであるので、出力変化時のリンギング、ノイ
ズ、あるいは、反射等による出力信号波形の変化、劣化
を有効に防止する事が出来る。
成を示すブロックダイアグラムである。
出力回路に於ける制御電圧波形の変化を説明する図であ
り、図2(A)は、入力信号が“L”レベルから“H”
レベルに変化した場合の制御電圧波形であり、又図2
(B)は、その逆の例を示す制御電圧波形である。
御電圧波形制御手段の一具体例の構成を示すブロックダ
イアグラムである。
ブロックダイアグラムである。
に於ける制御電圧波形の変化を説明する図であり、図5
(A)は、入力信号が“L”レベルから“H”レベルに
変化した場合の制御電圧波形であり、又図5(B)は、
その逆の例を示す制御電圧波形である。
証する為のシミュレーション装置の構成例を示すブロッ
クダイアグラムである。
回路の出力波形をシミュレーションにより得られた電圧
波形を示すグラフである。
回路の出力波形をシミュレーションにより得られた電圧
波形を示すグラフである。
回路の出力波形をシミュレーションにより得られた電圧
波形を示すグラフである。
る出力回路の出力波形をシミュレーションにより得られ
た電圧波形を示すグラフである。
る出力回路の出力波形をシミュレーションにより得られ
た電圧波形を示すグラフである。
る出力回路の出力波形をシミュレーションにより得られ
た電圧波形を示すグラフである。
ける出力回路の出力波形をシミュレーションにより得ら
れた電圧波形を示すグラフである。
ける出力回路の出力波形をシミュレーションにより得ら
れた電圧波形を示すグラフである。
ける出力回路の出力波形をシミュレーションにより得ら
れた電圧波形を示すグラフである。
ける出力回路の出力波形をシミュレーションにより得ら
れた電圧波形を示すグラフである。
ける出力回路の出力波形をシミュレーションにより得ら
れた電圧波形を示すグラフである。
ける出力回路の出力波形をシミュレーションにより得ら
れた電圧波形を示すグラフである。
路の構成例を示すブロックダイアグラムである。
出力回路の構成例を示すブロックダイアグラムである。
力回路の出力波形を示すグラフであり、図21(A)
は、入力信号が、“L”レベルから“H”レベルに変化
した場合の出力波形グラフであり、図21(B)は、入
力信号が、“H”レベルから“L”レベルに変化した場
合の出力波形グラフである。
Claims (8)
- 【請求項1】 入力手段、トランジスタからなる出力手
段、該入力手段と該出力手段との間に配置され、該入力
手段に入力される信号の変化に応答して、該出力手段に
於けるトランジスタを駆動させる制御電圧波形を出力す
ると共に、当該制御電圧波形を時間の関数で変化させる
様に構成された制御電圧波形制御手段、とで構成されて
いる事を特徴とする半導体回路。 - 【請求項2】 当該制御電圧波形制御手段は、該入力手
段に入力される信号の変化に応答して、該制御電圧波形
を、時間の経過に従って、当該制御電圧波形の時間変化
率が変化する様に変化させる事を特徴とする請求項1記
載の半導体回路。 - 【請求項3】 当該制御電圧波形制御手段は、該入力手
段に入力される信号の変化に応答して、該制御電圧波形
が、出力手段に於けるトランジスタのしきい値電圧に到
達してから、該出力トランジスタの出力電圧波形が変化
し終わる迄の期間(第2の期間)においては、その期間
中の該制御電圧波形の該時間変化率を、それ以前の期間
(第1の期間)とそれ以後の期間(第3の期間)に於け
る当該制御電圧波形の時間変化率よりも相対的に小さく
設定する事を特徴とする請求項2記載の半導体回路。 - 【請求項4】 該制御電圧波形制御手段10は、該入力
手段に入力される信号が、“H”レベルから“L”レベ
ルに変化する際に、当該制御電圧波形の時間変化率を変
化させる第1の制御回路14と、該入力手段に入力され
る信号が、“L”レベルから“H”レベルに変化する際
に、当該制御電圧波形の時間変化率を変化させる第2の
制御回路15とから構成されている事を特徴とする請求
項1乃至3の何れかに記載の半導体回路。 - 【請求項5】 該第1の制御回路14は、その入力が該
入力端子部INに接続され、その出力が第1の端子NO
1に接続された第1のインバータINV1、ゲートが前
記第1の端子NO1に接続され、第1ソース/ドレイン
(1)を第2の端子NO2に接続すると共に、第2ソース
/ドレイン(2)を第3の端子NO3に接続した第1Nチ
ャネルトランジスタNM01、ゲートが前記第3の端子
NO3に接続され、第1ソース/ドレイン(3)を接地と
すると共に、第2ソース/ドレイン(4)を第2の端子N
O2に接続した第1NチャネルトランジスタNM02、
ゲートが高電圧源VDD1に接続され、第1ソース/ド
レイン(5)を接地とすると共に、第2ソース/ドレイン
(6)を第2の端子NO2に接続した第3Nチャネルトラ
ンジスタNM03、その第1の入力(7)を前記入力端子
部INに接続すると共に、その第2の入力(8)を、前記
第3の端子NO3に接続させ、かつその出力(9)を第4
の端子NO4に接続させた2入力NORゲート回路NO
R、ゲートが前記第4の端子NO4に接続され、第1ソ
ース/ドレイン(10)を接地とすると共に、第2ソース/
ドレイン(11)を第3の端子NO3に接続した第4Nチャ
ネルトランジスタNM04、とから構成されている事を
特徴とする請求項4に記載の半導体回路。 - 【請求項6】 当該第3のNチャネルトランジスタNM
03は、複数個のNチャネルトランジスタNM031〜
NM03nが、直列に接続された構成を有している事を
特徴とする請求項5記載の半導体回路。 - 【請求項7】 該第2の制御回路15は、ゲートが前記
第1の端子NO1 に接続され、第1ソース/ドレイン(1
2)を第5の端子NO5に接続すると共に、第2ソース/
ドレイン(13)を第3の端子NO3に接続した第1Pチャ
ネルトランジスタPM01、ゲートが第6の端子NO6
に接続され、第1ソース/ドレイン(14)を高電圧源VD
D2に接続させると共に、第2ソース/ドレイン(15)を
第5の端子NO5に接続した第2Pチャネルトランジス
タPM02、ゲートが第7の端子NO7と接続され、第
1ソース/ドレイン(16)を高電圧源VDD3に接続させ
ると共に、第2ソース/ドレイン(17)を第5の端子NO
5に接続した第3PチャネルトランジスタPM03、そ
の第1の入力(18)を前記入力端子部INに接続すると共
に、その第2の入力(19)を、前記第3の端子NO3に接
続させ、かつその出力(20)を第8の端子NO8に接続さ
せた2入力NANDゲート回路NAND、ゲートが前記
第8の端子NO8に接続され、第1ソース/ドレイン(2
1)を高電圧源VDD4に接続させると共に、第2ソース
/ドレイン(22)を第3の端子NO3に接続した第4Pチ
ャネルトランジスタPM04、及び前記第1の端子N0
1に入力が接続されると共に、前記第6の端子NO6に
接続される第1の出力(23)と前記第7の端子NO7に接
続される第2の出力 (24) を有し、且つ該第1の出力(2
3)の出力電位は、該第2の出力 (24) の出力電位より高
く設定されている中間電位発生手段6、とから構成され
ている事を特徴とする請求項4記載の半導体回路。 - 【請求項8】 該中間電位発生手段6は、その入力(25)
が、前記第1の端子N01に接続されると共に、その出
力(40)が第9の端子NO9に接続されたインバータIN
V2、そのゲートが、前記第1の端子N01に接続され
ると共に、第1ソース/ドレイン(26)を接地とすると共
に、第2ソース/ドレイン(27)を第6の端子NO6に接
続した第5NチャネルトランジスタNM052、ゲート
が第6の端子NO6に接続され、第1ソース/ドレイン
(28)が第9の端子N09と接続すると共に、第2ソース
/ドレイン(29)を第6の端子NO6に接続した第5Pチ
ャネルトランジスタPM052、ゲートが前記第1の端
子NO2に接続され、第1ソース/ドレイン(30)を接地
とすると共に、第2ソース/ドレイン(31)を第7の端子
NO7に接続した第6NチャネルトランジスタNM05
1、及びゲートが前記第7の端子NO7に接続され、第
1ソース/ドレイン(32)を第6の端子NO6に接続させ
すると共に、第2ソース/ドレイン(33)を第7の端子N
O7に接続した第6PチャネルトランジスタPM05
1、とから構成されている事を特徴とする請求項7記載
の半導体回路。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1012629A (ja) * | 1996-03-20 | 1998-01-16 | Abb Res Ltd | Igbtのターンオンの調整方法及びその方法を実行するための装置 |
US7049879B2 (en) | 2002-07-12 | 2006-05-23 | Denso Corporation | Power supply circuit with control of rise characteristics of output voltage |
JP2009055508A (ja) * | 2007-08-29 | 2009-03-12 | Seiko Epson Corp | 出力回路およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム |
JPWO2013080240A1 (ja) * | 2011-11-28 | 2015-04-27 | 日立オートモティブシステムズ株式会社 | パルス信号出力装置 |
WO2017085885A1 (ja) * | 2015-11-20 | 2017-05-26 | 三菱電機株式会社 | スイッチ駆動回路 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5966031A (en) * | 1996-09-02 | 1999-10-12 | Yahama Corporation | Output circuit for integrated circuit devices |
JPH10285013A (ja) * | 1997-04-08 | 1998-10-23 | Mitsubishi Electric Corp | 出力バッファ回路 |
JP3175683B2 (ja) * | 1998-03-20 | 2001-06-11 | 日本電気株式会社 | 出力バッファ回路 |
US6072729A (en) * | 1998-08-24 | 2000-06-06 | Micron Technology, Inc. | Data-output driver circuit and method |
WO2000057554A1 (fr) * | 1999-03-23 | 2000-09-28 | Seiko Epson Corporation | Dispositif a semi-conducteur |
US6707952B1 (en) | 2000-05-30 | 2004-03-16 | Sharp Laboratories Of America, Inc. | Method for removing ringing artifacts from locations near dominant edges of an image reconstructed after compression |
US7440635B2 (en) * | 2000-05-30 | 2008-10-21 | Sharp Laboratories Of America, Inc. | Method for removing ringing artifacts from locations near dominant edges of an image reconstructed after compression |
US7027332B2 (en) * | 2004-05-13 | 2006-04-11 | Solid State System Co., Ltd. | Memory I/O driving circuit with reduced noise and driving method |
US8779805B1 (en) * | 2012-12-26 | 2014-07-15 | Allegro Microsystems, Llc | Output driver having improved switching delay and associated methods |
US9379708B2 (en) | 2014-08-15 | 2016-06-28 | Allegro Microsystems, Llc | Switch driver circuit and associated methods |
US9294084B1 (en) | 2014-11-26 | 2016-03-22 | Allegro Microsystems, Llc | Multi-stage slew rate control profiling for transistor drive applications |
US9425785B1 (en) | 2015-07-14 | 2016-08-23 | Allegro Microsystems, Llc | Switching regulator with controllable slew rate |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0720060B2 (ja) * | 1985-08-14 | 1995-03-06 | 株式会社東芝 | 出力回路装置 |
JPS62220026A (ja) * | 1986-03-20 | 1987-09-28 | Toshiba Corp | 出力バツフア回路 |
US4739193A (en) * | 1986-10-30 | 1988-04-19 | Rca Corporation | Drive circuit with limited signal transition rate for RFI reduction |
US5070256A (en) * | 1987-06-29 | 1991-12-03 | Digital Equipment Corporation | Bus transmitter having controlled trapezoidal slew rate |
KR900008436B1 (ko) * | 1987-12-08 | 1990-11-20 | 삼성반도체통신 주식회사 | 듀얼 슬로프 파형 발생회로 |
US5497113A (en) * | 1994-05-16 | 1996-03-05 | Quantum Corporation | Variable-slope driver for pullup-terminated transmission lines |
-
1994
- 1994-07-28 JP JP17671594A patent/JP3442149B2/ja not_active Expired - Lifetime
-
1995
- 1995-05-29 KR KR1019950013713A patent/KR0178834B1/ko active IP Right Grant
-
1996
- 1996-12-04 US US08/754,029 patent/US5670894A/en not_active Expired - Lifetime
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1012629A (ja) * | 1996-03-20 | 1998-01-16 | Abb Res Ltd | Igbtのターンオンの調整方法及びその方法を実行するための装置 |
US7049879B2 (en) | 2002-07-12 | 2006-05-23 | Denso Corporation | Power supply circuit with control of rise characteristics of output voltage |
JP2009055508A (ja) * | 2007-08-29 | 2009-03-12 | Seiko Epson Corp | 出力回路およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム |
JPWO2013080240A1 (ja) * | 2011-11-28 | 2015-04-27 | 日立オートモティブシステムズ株式会社 | パルス信号出力装置 |
WO2017085885A1 (ja) * | 2015-11-20 | 2017-05-26 | 三菱電機株式会社 | スイッチ駆動回路 |
JPWO2017085885A1 (ja) * | 2015-11-20 | 2018-02-15 | 三菱電機株式会社 | スイッチ駆動回路 |
Also Published As
Publication number | Publication date |
---|---|
KR0178834B1 (ko) | 1999-04-01 |
US5670894A (en) | 1997-09-23 |
JP3442149B2 (ja) | 2003-09-02 |
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