JP6261349B2 - ボルテージレギュレータ - Google Patents
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Description
従来のボルテージレギュレータは、PMOSトランジスタ104、105、106、109、111、114、115、301と、NMOSトランジスタ107、108、112、113、302、303と、基準電圧回路110と、定電流回路103と、抵抗116、117と、グラウンド端子100と、出力端子102と、電源端子101を備えている。PMOSトランジスタ301は、サイズがPMOSトランジスタ105の0.2倍であるとする。
出力トランジスタが出力する出力電圧を分圧した分圧電圧と、基準電圧回路が出力する基準電圧の差を増幅して出力し、出力トランジスタのゲートを制御する誤差増幅回路を備えたボルテージレギュレータであって、誤差増幅回路の分圧電圧が入力される入力トランジスタに、カソードがソースに接続されアノードがゲートに接続されたダイオードを備えた。
本実施形態のボルテージレギュレータは、PMOSトランジスタ104、105、106、109、111、114、115と、NMOSトランジスタ107、108、112、113と、基準電圧回路110と、定電流回路103と、抵抗116、117と、ダイオード121と、グラウンド端子100と、出力端子102と、電源端子101を備えている。PMOSトランジスタ105、106、109、111、114と、NMOSトランジスタ107、108、112、113で誤差増幅回路151を構成している。
定電流回路103は、一方の端子はPMOSトランジスタ104のゲートとドレインに接続され、もう一方の端子はグラウンド端子100に接続される。PMOSトランジスタ104のソースは電源端子101に接続される。PMOSトランジスタ105は、ゲートはPMOSトランジスタ104のゲートとドレインに接続され、ドレインはPMOSトランジスタ109のソースとPMOSトランジスタ111のソースに接続され、ソースは電源端子101に接続される。PMOSトランジスタ109は、ゲートは基準電圧回路110の正極に接続され、ドレインはNMOSトランジスタ108のゲートとドレインに接続される。基準電圧回路110の負極はグラウンド端子100に接続される。NMOSトランジスタ108のソースはグラウンド端子100に接続される。NMOSトランジスタ107は、ゲートはNMOSトランジスタ108のゲートとドレインに接続され、ドレインはPMOSトランジスタ106のゲートとドレインに接続され、ソースはグラウンド端子100に接続される。PMOSトランジスタ106のソースは電源端子101に接続される。PMOSトランジスタ114は、ゲートはPMOSトランジスタ106のゲートとドレインに接続され、ドレインはPMOSトランジスタ115のゲートに接続され、ソースは電源端子101に接続される。NMOSトランジスタ113は、ゲートはNMOSトランジスタ112のゲートとドレインに接続され、ドレインはPMOSトランジスタ115のゲートに接続され、ソースはグラウンド端子100に接続される。NMOSトランジスタ112は、ソースはグラウンド端子100に接続される。PMOSトランジスタ111は、ドレインはNMOSトランジスタ112のゲートとドレインに接続され、ゲートは抵抗116と117の接続点に接続される。抵抗117のもう一方の端子はグラウンド端子100に接続され、抵抗116のもう一方の端子は出力端子102に接続される。ダイオード121は、カソードはPMOSトランジスタ111のソースに接続され、アノードはPMOSトランジスタ111のゲートに接続される。PMOSトランジスタ115は、ドレインは出力端子102に接続され、ソースは電源端子101に接続される。
電源端子101に電源電圧VDDが入力されると、ボルテージレギュレータは、出力端子102から出力電圧Voutを出力する。抵抗116と117は、出力電圧Voutを分圧し、分圧電圧Vfbを出力する。誤差増幅回路151は、入力トランジスタとして動作するPMOSトランジスタ109のゲートに入力される基準電圧回路110の基準電圧Vrefと、入力トランジスタとして動作するPMOSトランジスタ111のゲートに入力される分圧電圧Vfbとを比較し、出力電圧Voutが一定になるよう出力トランジスタとして動作するPMOSトランジスタ115のゲート電圧を制御する。
また、電源電圧VDDが一時的に降下した時、誤差増幅回路151全体の動作点の復帰を速めることができる。
101 電源端子
102 出力端子
103 定電流回路
110 基準電圧回路
151 誤差増幅回路
Claims (1)
- 出力トランジスタが出力する出力電圧を分圧した分圧電圧と、基準電圧回路が出力する基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路を備えたボルテージレギュレータであって、
前記誤差増幅回路は、
ゲートに前記分圧電圧が入力される入力トランジスタと、
カソードが前記入力トランジスタのソースに接続され、アノードが前記入力トランジスタのゲートに接続された第一のダイオードと、
カソードが前記入力トランジスタのゲートに接続され、アノードが接地端子に接続された第二のダイオードと、を備え
前記第二のダイオードは、前記第一のダイオードのリーク電流を流すことによって、前記分圧電圧への前記第一のダイオードのリーク電流の影響を小さくする、
ことを特徴とするボルテージレギュレータ。
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