JPWO2016046872A1 - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

第１の導電型の半導体基板（７）には、４つの角（ＣＮ）を有する表面（ＳＦ）が設けられている。表面（ＳＦ）は、主部（ＰＭ）と、主部（ＰＭ）を囲む周辺部（ＰＰ）とを有する。周辺部（ＰＰ）は、外周部（ＰＰｏ）と、外周部（ＰＰｏ）を囲む終端部（ＰＰｔ）とを有する。終端部（ＰＰｔ）は、角（ＣＮ）のそれぞれに位置する４つの角部（ＰＣ）を有する。主不純物領域（２）は、主部（ＰＭ）に設けられ、第２の導電型を有し、一の面積を有する。複数の副不純物領域（１）は、互いに離れており、角部（ＰＣ）の少なくとも２つのそれぞれに主不純物領域（２）から離れて設けられており、第２の導電型を有し、上記一の面積よりも小さい総面積を有する。主電極（６）は、表面（ＳＦ）上において主不純物領域（２）に接しており、副不純物領域（１）から離れている。周辺電極（４１）は副不純物領域（１）の各々に接している。

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、装置の実使用時に大電流下で機能する主不純物領域と、装置の大電流特性を見積もるための測定を小電流で行う際に機能する副不純物領域とを有する電力用半導体装置、およびその製造方法に関するものである。

装置の選別などを目的として、電力用半導体装置の大電流特性を把握することが必要な場合がある。たとえば大容量の還流ダイオードについては、順方向に大電流が印加された場合における電圧降下特性を把握することが重要である。しかしながら、パッケージへの組み込み前のチップ状態の半導体装置（すなわち半導体チップ）に対しては大電流での測定は困難である。このため半導体チップ内に、実使用時に素子として機能するメイン部分とは独立して、同種の機能を有しつつより小さい大きさを有するモニタ部分が測定目的で設けられることがある。これにより、実使用時に適用される大電流領域における特性を、比較的小さい電流で測定することができる。よって半導体チップの組み込み前に、実使用時の大電流特性を把握することができる。

モニタ部分を設けることによるチップ面積の増大を抑えるためには、半導体チップのうち有効に活用されていない箇所にモニタ部分を配置することが好ましい。よって、実使用時のダイオード素子としての機能を有しておらず、かつ耐圧保持のための特段の機能も有していない無効領域であるチップの角にモニタ部分を配置することが好ましい。

たとえば、特開２００２−３５９３７７号公報（特許文献１）によれば、還流ダイオードにおいて、第１アノード領域と電気的に分離して、少なくとも１つの第２アノード領域が設けられる。第２アノード領域の上面には、第１アノード領域上のアノード電極から独立した電極が形成されているため、比較的低い電流で定格電流と同等またはそれに近い電流密度での測定が可能となる。その結果、大電流容量チップの性能を、実使用電流領域で精度よく把握することができ、ウエハ製造工程へのフィードバック、および並列接続時のチップ選定に対応することが可能である。

特開２００２−３５９３７７号公報

半導体装置の量産においては、通常、ウエハに複数の半導体チップが形成される。ウエハ面内におけるチップの位置によっては、ウエハ外縁の近傍にモニタ部分が位置し得る。その場合、ウエハ外部からモニタ部分が受ける影響が大きくなる。たとえば、モニタ部分の順方向電圧が拡散ボートの汚染の影響により増加してしまうことがある。これによりモニタ部分とメイン部分との間の特性の相違が大きくなる。これにより、モニタ部分を用いた測定によってメイン部分の特性を見積もる際の精度が低くなる。その結果、装置の実使用時の特性に問題がない場合においても、モニタ部分の測定結果から半導体装置が不良と判定されてしまうことがあり得る。また、複数の半導体装置が並列に接続されて組み込まれる場合、それらの特性を揃えることが求められることが多いところ、特性の把握が不正確であると、装置間でのアンバランスが発生しやすい。その結果、最終製品の歩留まりが低下したり、使用条件（電流、電圧、および動作周囲温度など）が制限されたりし得る。

本発明は以上のような課題を解決するためになされたものであり、その目的は、チップ面積の増大を抑えつつ、実使用時の大電流特性をチップ状態で正確に把握することができる、半導体装置およびその製造方法を提供することである。

本発明の半導体装置は、第１導電型の半導体基板と、主不純物領域と、副不純物領域と、主電極と、層間絶縁膜と、周辺電極とを有する。半導体基板には、４つの角を有する表面が設けられている。表面は、主部と、主部を囲む周辺部とを有する。周辺部は、外周部と、外周部を囲む終端部とを有する。終端部は、上記角のそれぞれに位置する４つの角部を有する。主不純物領域は、主部に設けられ、第１の導電型と異なる第２の導電型を有し、表面上において一の面積を有する。複数の副不純物領域は、互いに離れており、角部の少なくとも２つのそれぞれに主不純物領域から離れて設けられており、第２の導電型を有し、表面上において一の面積よりも小さい総面積を有する。主電極は、表面上において主不純物領域に接しており、副不純物領域から離れている。層間絶縁膜は周辺部上において副不純物領域の間の部分を覆っている。周辺電極は、層間絶縁膜が設けられた周辺部上に主電極から離れて設けられており、副不純物領域の各々に接している。

本発明の半導体装置の製造方法は、ウエハを形成する工程と、ウエハから複数のチップ領域の各々を切り出す工程とを有する。ウエハは外縁を有する。ウエハには、第１のチップ領域を含む複数のチップ領域が設けられている。チップ領域の各々は、第１の導電型の半導体基板と、主不純物領域と、副不純物領域と、主電極と、層間絶縁膜と、周辺電極とを有する。半導体基板には、４つの角を有する表面が設けられている。表面は、主部と、主部を囲む周辺部とを有する。周辺部は、外周部と、外周部を囲む終端部とを有する。終端部は、上記角のそれぞれに位置する４つの角部を有する。主不純物領域は、主部に設けられており、第１の導電型と異なる第２の導電型を有し、表面上において一の面積を有する。複数の副不純物領域は、互いに離れており、４つの角部の少なくとも２つのそれぞれに主不純物領域から離れて設けられており、第２の導電型を有し、表面上において一の面積よりも小さい総面積を有する。主電極は、表面上において主不純物領域に接しており、副不純物領域から離れている。層間絶縁膜は周辺部上において副不純物領域の間の部分を覆っている。周辺電極は、層間絶縁膜が設けられた周辺部上に主電極から離れて設けられており、副不純物領域の各々に接している。第１のチップ領域の副不純物領域のそれぞれは、第１のチップ領域の４つの角部のうちウエハの外縁に最も近いもの以外の少なくとも２つに設けられている。

本発明の半導体装置によれば、周辺電極を用いた測定によって得られる特性は、複数の角部のそれぞれに配置された副不純物領域による素子の特性が平均化されたものとなる。これにより、測定によって得られる特性は、主不純物領域による実素子の特性により近いものとなる。よって、副不純物領域を角部に配置することでチップ面積の増大を抑えつつも、実使用時の大電流特性をチップ状態で正確に把握することができる。

本発明の半導体装置の製造方法によれば、複数の角部のそれぞれに配置された副不純物領域による素子の特性が平均化されることで、実使用時の大電流特性をチップ状態で正確に把握することができる。さらに本発明によれば、第１のチップ領域の副不純物領域は、第１のチップ領域の４つの角部のうちウエハの外縁に最も近いもの以外に設けられている。すなわち、副不純物領域の位置として、外縁に近いことに起因した特性変動を最も受けやすい位置が避けられる。これにより、第１のチップ領域が切り出されることによって得られた半導体装置の実使用時の大電流特性をより正確に把握することができる。

本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。 図１の線ＩＩ−ＩＩに沿う概略断面図である。 図１の線ＩＩＩ−ＩＩＩに沿う概略断面図である。 図１の半導体装置が有する半導体基板の表面における区画を概略的に示す平面図である。 図４の線Ｖ−Ｖに沿う概略部分断面図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す平面図である。 図６の線ＶＩＩ−ＶＩＩに沿う概略断面図である。 図６の線ＶＩＩＩ−ＶＩＩＩに沿う概略断面図である。 本発明の実施の形態３における半導体装置の構成を図７と同様の視野で概略的に示す断面図である。 本発明の実施の形態３における半導体装置の構成を図８と同様の視野で概略的に示す断面図である。 本発明の実施の形態４における半導体装置の構成を図７と同様の視野で概略的に示す断面図である。 本発明の実施の形態４における半導体装置の構成を図８と同様の視野で概略的に示す断面図である。 本発明の実施の形態５における半導体装置の構成を概略的に示す平面図である。 図１３の線ＸＩＶ−ＸＩＶに沿う概略断面図である。 図１３の線ＸＶ−ＸＶに沿う概略断面図である。 本発明の実施の形態５における半導体装置の製造方法の構成を概略的に示すフロー図である。 図１６のウエハの半導体部分の構成を概略的に示す部分平面図である。 本発明の実施の形態６における半導体装置の構成を概略的に示す平面図である。 本発明の実施の形態６における半導体装置の製造方法において形成されるウエハの半導体部分の構成を概略的に示す部分平面図である。 本発明の実施の形態７における半導体装置の構成を概略的に示す平面図である。 本発明の実施の形態７における半導体装置の製造方法において形成されるウエハの半導体部分の構成を概略的に示す部分平面図である。 本発明の実施の形態８における半導体装置の製造方法において形成されるウエハの半導体部分の構成を概略的に示す部分平面図である。

以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

（実施の形態１）
図１〜図３を参照して、本実施の形態のダイオード１０１（半導体装置）は、ｎ型（第１の導電型）の半導体基板７と、主アノード領域２（主不純物領域）と、副アノード領域１（副不純物領域）と、主アノード電極６（主電極）と、層間絶縁膜２１と、周辺電極４１と、カソード領域８（裏面不純物領域）と、カソード電極９（裏面電極）とを有する。

さらに図４を参照して、半導体基板７には、４つの角ＣＮを有する表面ＳＦが設けられている。表面ＳＦは長方形の形状を有する。ここで長方形とは、直角の角のみを有する四角形と定義され、よって正方形は長方形の一種である。

表面ＳＦは、主部ＰＭと、主部ＰＭを囲む周辺部ＰＰとを有する。主部ＰＭは、表面ＳＦのうち主アノード領域２が設けられる部分である。周辺部ＰＰは、外周部ＰＰｏと、外周部ＰＰｏを囲む終端部ＰＰｔとを有する。外周部ＰＰｏは、ダイオード１０１の耐圧特性を確保するための部分である。耐圧特性を確保するために、図５に示すように、外周部ＰＰｏにｐ型（第１の導電型と異なる第２の導電型）のフィールドリミッティングリング３０（図１〜図３においては示さず）が設けられてもよい。終端部ＰＰｔは、角ＣＮのそれぞれに位置する４つの角部ＰＣ（図４）を有する。

主アノード領域２および副アノード領域１はｐ型を有する。図１に示すように、副アノード領域１は互いに離れている。副アノード領域１は主アノード領域２から離れている。副アノード領域１は、角部ＰＣ（図４）の少なくとも２つのそれぞれに設けられており、本実施の形態においては、４つの角部ＰＣのそれぞれに設けられている。

主アノード領域２は表面ＳＦ上において一の面積を有する。この一の面積は、ダイオード１０１が実際に使用される際の実効的な面積に対応する。副アノード領域１は表面ＳＦ上においてこの面積よりも小さい総面積を有する。

主アノード電極６は、表面ＳＦ上において主アノード領域２に接しており、副アノード領域１から離れている。主アノード電極６は、たとえば、Ａｌ、Ａｌ−Ｓｉ合金、またはＡｌ−Ｓｉ−Ｃｕ合金から作られている。層間絶縁膜２１は周辺部ＰＰ（図４）上において、図３に示すように副アノード領域１の間の部分を覆っている。

周辺電極４１は、層間絶縁膜２１が設けられた周辺部ＰＰ上に設けられている。層間絶縁膜２１は、周辺電極４１と、周辺部ＰＰのうちｎ型を有する部分とを互いに絶縁している。周辺電極４１は主アノード電極６から離れている。周辺電極４１は副アノード領域１の各々に接しており、これにより４つの副アノード領域１は互いに等しい電位を有する。

カソード領域８は、ｎ型を有し、半導体基板７の不純物濃度に比して高い不純物濃度を有する。カソード電極９はカソード領域８上（図２および図３における裏面上）に設けられている。

本実施の形態によれば、周辺電極４１を用いた測定によって得られる特性は、角部ＰＣのそれぞれに配置された副アノード領域１による素子の特性が平均化されたものとなる。これにより、測定によって得られる特性は、主アノード領域２による実素子の特性により近いものとなる。よって、副アノード領域１を角部ＰＣに配置することでチップ面積の増大を抑えつつも、実使用時の大電流特性をチップ状態で正確に把握することができる。なおその際、特殊なウエハプロセスまたは測定方法を必要とすることもない。

特に、ウエハ外縁に近いチップ領域から半導体装置が製造される場合、当該チップ領域の４つの角部ＰＣのうちウエハ外縁に特に近いものに配置された副アノード領域１による素子特性が、実素子特性から大きく相違しやすい。本実施の形態によれば、このような相違の影響が、複数の角部ＰＣのそれぞれに配置された副アノード領域１による素子の特性が平均化されることにより、抑えられる。

また副アノード領域１は、長方形の形状を有する表面ＳＦ（図４）の４つの角部ＰＣのそれぞれに設けられている。これら４つの角部ＰＣによる測定用素子の特性が平均化されることにより、この長方形の中心に位置する主アノード領域２による素子の特性をより正確に把握することができる。

なお本実施の形態においては、周辺電極４１は、図１に示すように表面ＳＦ（図４）の４つの辺に沿う閉じた形状を有するが、副アノード領域１間の配線抵抗が十分に低ければ、３つの辺に沿う略Ｕ字状の形状が用いられてもよい。

（実施の形態２）
図６〜図８を参照して、本実施の形態のダイオード１０２（半導体装置）は、主アノード電極６上に設けられた主フロントメタル層１１（主金属層）を有する。

ダイオード１０２は、周辺電極４１（図１〜図３）の代わりに周辺電極４２を有する。周辺電極４２は、表面ＳＦの角部ＰＣ（図４）のそれぞれに設けられた副電極５と、副電極５を互いに電気的に接続する副フロントメタル層１０（副金属層）とを有する。

主フロントメタル層１１および副フロントメタル層１０は、主アノード電極６の材料に比してより高いはんだ濡れ性を有する共通の材料によって作られている。よって主フロントメタル層１１および副フロントメタル層１０の形成のための成膜は一括して行われ得る。また主フロントメタル層１１および副フロントメタル層１０の形成のためのパターニングは、写真製版または金属マスクを用いて一括して行われ得る。上記材料としては積層材を用いることができ、たとえば、Ａｌ／Ｔｉ／Ｎｉ／Ａｕ、Ａｌ／Ｍｏ／Ｎｉ／Ａｕ、Ｔｉ／Ｎｉ／Ａｕ、またはＭｏ／Ｎｉ／Ａｕが用いられる。

層間絶縁膜２２は絶縁膜１７および窒化膜１２を含む。絶縁膜１７は角部ＰＣ（図４）において、副電極５と、半導体基板７のうちｎ型の部分とを互いに絶縁している。窒化膜１２は、副フロントメタル層１０と、周辺部ＰＰ（図４）のうちｎ型を有する部分とを互いに絶縁している。特に、窒化膜１２は副フロントメタル層１０と外周部ＰＰｏとを互いに絶縁している。これにより、周辺電極４２と、フィールドリミッティングリング３０（図５）を有する耐圧保持構造とが、互いに電気的に絶縁される。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、その説明を繰り返さない。

本実施の形態によれば、周辺電極４２が有する副フロントメタル層１０は、層間絶縁膜２２の窒化膜１２を介して外周部ＰＰｏ上に設けられる。よって副アノード領域１間の接続のために外周部ＰＰｏ上の領域が活用される。これによりダイオード１０２のチップ面積をより抑えることができる。

また主アノード電極６上に主フロントメタル層１１を設けることで、主アノード電極６への電気的接続を、はんだを用いて容易に行うことができる。なお副フロントメタル層１０は、はんだを用いた接続に適した材料から作られてはいるが、通常、はんだによる接続が意図されたものではない。

また副フロントメタル層１０と外周部ＰＰｏとの間の絶縁膜として窒化膜１２が用いられることで、電気的絶縁がより確実に確保される。

（実施の形態３）
図９および図１０を参照して、本実施の形態のダイオード１０３（半導体装置）は、層間絶縁膜２２（図７および図８）の代わりに層間絶縁膜２３を有する。層間絶縁膜２３は、窒化膜１２（図７および図８）の代わりにポリイミド膜１３を含む。なお、上記以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、その説明を繰り返さない。

本実施の形態によっても、実施の形態２と同様の効果が得られる。また副フロントメタル層１０と外周部ＰＰｏとの間の絶縁膜としてポリイミド膜１３が用いられることで、電気的絶縁がより確実に確保されるとともに、本実施の形態の半導体装置をモールド樹脂で封止して使用する際に、モールド樹脂による応力を緩和することができる。

（実施の形態４）
図１１および図１２を参照して、本実施の形態のダイオード１０４（半導体装置）は、層間絶縁膜２２（図７および図８）の代わりに層間絶縁膜２４を有する。層間絶縁膜２４は、窒化膜１２と、その上に設けられたポリイミド膜１３とを含む。なお、上記以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、その説明を繰り返さない。

本実施の形態によっても、実施の形態２と同様の効果が得られる。また副フロントメタル層１０と外周部ＰＰｏとの間の絶縁膜として窒化膜１２とポリイミド膜１３との積層体が用いられることで、電気的絶縁がより確実に確保されるとともに、本実施の形態の半導体装置をモールド樹脂で封止して使用する際に、モールド樹脂による応力を緩和することができる。

（実施の形態５）
図１３〜図１５を参照して、本実施の形態のダイオード１０５（半導体装置）においては、副アノード領域１のそれぞれは、４つの角部ＰＣ（図４）のうち３つに設けられている。他の１つの角部ＰＣには副アノード領域１が設けられていない。なお、上記以外の構成については、ダイオード１０１（実施の形態１）の構成とほぼ同じであるため、その説明を繰り返さない。

次にダイオード１０５の製造方法について、図１６のフロー図を参照しつつ、以下に説明する。

図１７を参照して、まずステップＳ１０にて、ウエハ３０１が形成される。ウエハ３０１は外縁ＥＧを有する。本実施の形態においては、外縁ＥＧは円形形状を有する。ウエハ３０１には、チップ領域２０５（第１のチップ領域）を含む複数のチップ領域２００が設けられている。

なお図１７は図を見やすくするために半導体部分のみを示しているが、ウエハ３０１には、主アノード電極６、層間絶縁膜２１および周辺電極４１が設けられている。またウエハ３０１の裏面（図１７の反対面）上にはカソード電極９が設けられている。

次にステップＳ２０にて、チップ領域２００の各々がウエハ３０１からダイシングによって切り出される。これによりチップ領域２０５からダイオード１０５が得られる。

上記ステップＳ１０で形成されるウエハ３０１のチップ領域２００の各々において、副アノード領域１は、角部ＰＣの少なくとも２つのそれぞれに、主アノード領域２から離れて設けられている。特にチップ領域２０５において、副アノード領域１のそれぞれは、チップ領域２０５の４つの角部ＰＣのうち、ウエハ３０１の外縁ＥＧに最も近いもの以外の３つの角部ＰＣに設けられている。

本実施の形態によれば、周辺電極４１を用いた測定によって得られる特性は、実施の形態１と同様、複数の角部ＰＣのそれぞれに配置された副アノード領域１による素子の特性が平均化されたものとなる。これにより、実使用時の大電流特性をチップ状態でより正確に把握することができる。さらに本実施の形態によれば、チップ領域２０５の副アノード領域１は、チップ領域２０５の４つの角部ＰＣのうちウエハ３０１の外縁ＥＧに最も近いもの以外に設けられている。すなわち、副アノード領域１の位置として、外縁ＥＧに近いことに起因した特性変動を最も受けやすい位置が避けられる。これにより、チップ領域２０５が切り出されることによって得られるダイオード１０５の実使用時の大電流特性をより正確に把握することができる。

（実施の形態６）
図１８を参照して、本実施の形態のダイオード１０６（半導体装置）においては、２つの副アノード領域１のそれぞれが、表面ＳＦ（図４）上において、４つの角部ＰＣのうち、一の対角線上に対向する２つの角部ＰＣのみに設けられている。なお、上記以外の構成については、ダイオード１０１（実施の形態１）の構成とほぼ同じであるため、その説明を繰り返さない。

次にダイオード１０６の製造方法について、以下に説明する。

図１９を参照して、まずステップＳ１０（図１６）にて、ウエハ３０２が形成される。ウエハ３０２には、チップ領域２０６（第１のチップ領域）を含む複数のチップ領域２００が設けられている。チップ領域２０６において、副アノード領域１は、４つの角部ＰＣ（図４）のうち、表面ＳＦ上において一の対角線上に対向する２つの角部にのみ設けられている。

次にステップＳ２０（図１６）にて、チップ領域２００の各々がウエハ３０２からダイシングによって切り出される。これによりチップ領域２０６からダイオード１０６が得られる。

本実施の形態によっても、実施の形態５と同様の効果が得られる。また本実施の形態によれば、実施の形態５に比して、副アノード領域１の平均位置を主アノード領域１の中心に近づけることができる。

（実施の形態７）
図２０を参照して、本実施の形態のダイオード１０７（半導体装置）においては、２つの副アノード領域１のそれぞれが、表面ＳＦ（図４）上において、４つの角部ＰＣのうち、長方形の一の辺に沿って対向する２つの角部ＰＣのみに設けられている。なお、上記以外の構成については、ダイオード１０１（実施の形態１）の構成とほぼ同じであるため、その説明を繰り返さない。

次にダイオード１０７の製造方法について、以下に説明する。

図２１を参照して、まずステップＳ１０（図１６）にて、ウエハ３０３が形成される。ウエハ３０３には、前述したチップ領域２０６と、チップ領域２０７（第２のチップ領域）とを含む複数のチップ領域２００が設けられている。チップ領域２０７においては、副アノード領域１は、４つの角部ＰＣのうち、ウエハ３０３の外縁ＥＧに最も近い２つの角部以外の２つの角部に設けられている。チップ領域２０７の角部ＰＣのうち副アノード領域１が設けられていない２つのものの各々は、図中矢印ＷＥで示すように、外縁ＥＧへの同程度の距離を有している。

次にステップＳ２０（図１６）にて、チップ領域２００の各々がウエハ３０３からダイシングによって切り出される。これによりチップ領域２０６および２０７のそれぞれから、ダイオード１０６（図１８）およびダイオード１０７（図２０）が得られる。

本実施の形態によれば、外縁ＥＧに同程度に近い２つの角部ＰＣが存在する場合において、それら両方を避けて副アノード領域１を配置することができる。これにより、そのような場合においても、ダイオード１０７の実使用時の大電流特性をチップ状態でより正確に把握することができる。

（実施の形態８）
図２２を参照して、本実施の形態の半導体装置としてのダイオードの製造方法においては、まずステップＳ１０（図１６）にて、ウエハ３０４が形成される。ウエハ３０４には、チップ領域２０１、２０５および２０７を含む複数のチップ領域２００が設けられている。チップ領域２０１、２０５および２０７のそれぞれが有する副アノード領域１の個数は、４個、３個および２個である。よって本実施の形態においては、チップ領域２００の各々が有する副アノード領域１の個数が複数種類存在する。

特定の角部ＰＣに副アノード領域１を設けるか否かは、当該角部ＰＣと、ウエハ３０４の外縁ＥＧから所定距離離れた境界線ＣＬとの関係によって決定し得る。具体的には、当該角部ＰＣが境界線ＣＬに囲まれた領域内にあれば副アノード領域１が設けられ、この領域の外にあれば副アノード領域１が設けられない。なお図２２においては、ウエハ３０４のオリエンテーションフラットＯＦを無視することで外縁ＥＧが単純な円形形状を有するものとして境界線ＣＬが定められているが、境界線ＣＬは、オリエンテーションフラットＯＦまたはノッチ（図示せず）を考慮して定められてもよい。あるいはウエハ３０４の中心から一定距離離れた境界線が用いられてもよい。

チップ領域２００の各々が有する複数の副アノード領域１の総面積は互いに等しい。具体的には、チップ領域２０１が有する４つの副アノード領域１の総面積と、チップ領域２０５が有する３つの副アノード領域１の総面積と、チップ領域２０７が有する２つの副アノード領域１の総面積とが互いに等しい。ここで「総面積は互いに等しい」とは、特性の測定精度に差し支えが生じない程度に実質的に等しいことを意味し、たとえば、各総面積が基準値±１０％の範囲内にあることを意味する。

各チップ領域２００において、複数の副アノード領域１の個別の面積は互いに等しいことが好ましい。この場合、チップ領域２０１が有する１つの副アノード領域１の面積を１とすると、チップ領域２０５が有する１つの副アノード領域１の面積は４／３であり、チップ領域２０７が有する１つの副アノード領域１の面積は２である。

本実施の形態によれば、ウエハ３０４の面内における各チップ領域２００の位置に応じて、チップ領域２００に設けられる副アノード領域１の個数を変えることができる。これにより副アノード領域１の配置を、チップ領域２００ごとにより適したものとすることができる。その結果、ダイオードの実使用時の大電流特性をチップ状態でより正確に把握することができる。

なお実施の形態５〜８において、層間絶縁膜２１および周辺電極４１（実施の形態１参照）のそれぞれの代わりに、層間絶縁膜２２〜２４（実施の形態２〜４参照）のいずれかと周辺電極４２とが用いられてもよい。

また実施の形態１〜８において第１および第２の導電型としてのｎ型およびｐ型が互いに入れ替えられてもよい。それに対応してアノードおよびカソードが入れ替えられる。

本発明は、その発明の範囲内において、実施の形態を自由に組み合わせたり、適宜、変形、省略したりすることが可能である。本発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

ＥＧ 外縁、ＣＬ 境界線、ＰＣ 角部、ＯＦ オリエンテーションフラット、ＳＦ 表面、ＰＭ 主部、ＰＰ 周辺部、ＰＰｏ 外周部、ＰＰｔ 終端部、１ 副アノード領域（副不純物領域）、７ 半導体基板、２ 主アノード領域（主不純物領域）、５ 副電極、６ 主アノード電極（主電極）、８ カソード領域（裏面不純物領域）、９ カソード電極（裏面電極）、１０ 副フロントメタル層、１１ 主フロントメタル層、１２ 窒化膜、１３ ポリイミド膜、１７ 絶縁膜、２１〜２４ 層間絶縁膜、３０ フィールドリミッティングリング、４１，４２ 周辺電極、１０１〜１０７ ダイオード（半導体装置）、２００，２０１，２０５〜２０７ チップ領域、３０１〜３０４ ウエハ。

Claims (12)

1. 半導体装置（１０１〜１０７）であって、
   ４つの角（ＣＮ）を有する表面（ＳＦ）が設けられた第１の導電型の半導体基板（７）を備え、前記表面は主部（ＰＭ）と前記主部を囲む周辺部（ＰＰ）とを有し、前記周辺部は外周部（ＰＰｏ）と前記外周部を囲む終端部（ＰＰｔ）とを有し、前記終端部は前記角のそれぞれに位置する４つの角部（ＰＣ）を有し、前記半導体装置はさらに
   前記主部に設けられ、前記第１の導電型と異なる第２の導電型を有し、前記表面上において一の面積を有する主不純物領域（２）と、
   前記角部の少なくとも２つのそれぞれに前記主不純物領域から離れて設けられ、前記第２の導電型を有し、前記表面上において前記一の面積よりも小さい総面積を有する、互いに離れた複数の副不純物領域（１）と、
   前記表面上において前記主不純物領域に接し前記副不純物領域から離れた主電極（６）と、
   前記周辺部上において前記副不純物領域の間の部分を覆う層間絶縁膜（２１〜２４）と、
   前記層間絶縁膜が設けられた前記周辺部上に前記主電極から離れて設けられ、前記副不純物領域の各々に接する周辺電極（４１、４２）とを備える、半導体装置。
2. 前記表面は長方形の形状を有し、前記副不純物領域は前記４つの角部のそれぞれに設けられている、請求項１に記載の半導体装置（１０１〜１０４）。
3. 前記外周部に設けられた前記第２の導電型のフィールドリミッティングリング（３０）と、前記主電極上に設けられた主金属層（１１）とをさらに備え、
   前記周辺電極（４２）は、前記表面の前記角部のそれぞれに設けられた複数の副電極（５）と、前記副電極を互いに電気的に接続する副金属層（１０）とを有し、
   前記主金属層および前記副金属層は、前記主電極の材料に比してより高いはんだ濡れ性を有する共通の材料によって作られており、
   前記層間絶縁膜（２２〜２４）は、前記外周部と前記副金属層とを互いに絶縁している、請求項１または２に記載の半導体装置（１０２〜１０４）。
4. 前記層間絶縁膜（２２、２４）は窒化膜（１２）を含む、請求項３に記載の半導体装置（１０２、１０４）。
5. 前記層間絶縁膜（２３、２４）はポリイミド膜（１３）を含む、請求項３または４に記載の半導体装置（１０３、１０４）。
6. 外縁（ＥＧ）を有し、第１のチップ領域（２０５〜２０７）を含む複数のチップ領域（２００）が設けられたウエハ（３０１〜３０４）を形成する工程と、
   前記ウエハから前記複数のチップ領域の各々を切り出す工程とを備え、
   前記複数のチップ領域の各々は、
   ４つの角を有する表面（ＳＦ）が設けられた第１の導電型の半導体基板（７）を含み、前記表面は主部（ＰＭ）と前記主部を囲む周辺部（ＰＰ）とを有し、前記周辺部は外周部（ＰＰｏ）と前記外周部を囲む終端部（ＰＰｔ）とを有し、前記終端部は前記角のそれぞれに位置する４つの角部（ＰＣ）を有し、前記複数のチップ領域の各々はさらに
   前記主部に設けられ、前記第１の導電型と異なる第２の導電型を有し、前記表面上において一の面積を有する主不純物領域（２）と、
   前記４つの角部の少なくとも２つのそれぞれに前記主不純物領域から離れて設けられ、前記第２の導電型を有し、前記表面上において前記一の面積よりも小さい総面積を有する、互いに離れた複数の副不純物領域（１）と、
   前記表面上において前記主不純物領域に接し前記副不純物領域から離れた主電極（６）と、
   前記周辺部上において前記副不純物領域の間の部分を覆う層間絶縁膜（２１）と、
   前記層間絶縁膜が設けられた前記周辺部上に前記主電極から離れて設けられ、前記副不純物領域の各々に接する周辺電極（４１、４２）とを含み、
   前記第１のチップ領域の前記副不純物領域のそれぞれは、前記第１のチップ領域の前記４つの角部のうち前記ウエハの前記外縁に最も近いもの以外の少なくとも２つに設けられている、
   半導体装置（１０５〜１０７）の製造方法。
7. 前記第１のチップ領域（２０６）の前記副不純物領域は、前記４つの角部のうち、前記表面上において一の対角線上に対向する２つの角部にのみ設けられている、請求項６に記載の半導体装置の製造方法。
8. 前記複数のチップ領域は第２のチップ領域（２０７）を含み、前記第２のチップ領域の前記副不純物領域は、前記４つの角部のうち、前記ウエハの前記外縁に最も近い２つの角部以外の２つの角部に設けられている、請求項６または７に記載の半導体装置の製造方法。
9. 前記複数のチップ領域の各々が有する前記副不純物領域の個数は複数種類存在し、前記複数のチップ領域の各々の前記副不純物領域の前記総面積は互いに等しい、請求項６から８のいずれか１項に記載の半導体装置の製造方法。
10. 前記複数のチップ領域の各々は、前記外周部に設けられた前記第２の導電型のフィールドリミッティングリング（３０）と、前記主電極上に設けられた主金属層（１１）とを有し、
    前記周辺電極（４２）は、前記表面の前記角部のそれぞれに設けられた複数の副電極（５）と、前記副電極を互いに電気的に接続する副金属層（１０）とを有し、
    前記主金属層および前記副金属層は、前記主電極の材料に比してより高いはんだ濡れ性を有する共通の材料によって作られており、
    前記層間絶縁膜は、前記外周部と前記副金属層とを互いに絶縁している、請求項６から９のいずれか１項に記載の半導体装置の製造方法。
11. 前記層間絶縁膜は窒化膜（１２）を含む、請求項１０に記載の半導体装置の製造方法。
12. 前記層間絶縁膜はポリイミド膜（１３）を含む、請求項１０または１１に記載の半導体装置の製造方法。

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