JPWO2016002644A1 - シフトレジスタおよびそれを備える表示装置 - Google Patents
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Abstract
Description
前記複数の段の各段を構成する段構成回路は、
前記走査信号線に走査信号を出力するための出力ノードと、
制御端子,第1の導通端子,および第2の導通端子を有し、前記複数のクロック信号のうち前記出力ノードから出力される走査信号がオンレベルからオフレベルに変化すべきタイミングでオフレベルからオンレベルに変化するクロック信号が制御端子に与えられ、前記出力ノードに第1の導通端子が接続され、オフレベルの電源電位が第2の導通端子に与えられる第1の出力ノード安定用スイッチング素子と
制御端子,第1の導通端子,および第2の導通端子を有し、前記複数のクロック信号のうち前記出力ノードから出力される走査信号がオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化するクロック信号が第1の導通端子に与えられ、前記出力ノードに第2の導通端子が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の制御端子に接続された出力制御ノードと、
一段以上前の段の出力ノードから出力される走査信号のうち前記出力制御ノードがオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化する走査信号をセット信号として受け取り、前記セット信号に基づいて前記出力制御ノードのレベルをオンレベルに向けて変化させるための出力制御ノードターンオン部と、
一段以上後の段の出力ノードから出力される走査信号のうち前記出力制御ノードがオンレベルからオフレベルに変化すべきタイミングでオフレベルからオンレベルに変化する走査信号をリセット信号として受け取り、前記リセット信号に基づいて前記出力制御ノードのレベルをオフレベルに向けて変化させるための出力制御ノードターンオフ部と、
前記出力制御ノードのレベルがオフレベルで維持されるべき期間に前記出力制御ノードのレベルの変動を防止するための出力制御ノード安定部と
を備え、
前記出力制御ノード安定部は、
制御端子,第1の導通端子,および第2の導通端子を有し、前記複数のクロック信号のうち前段の出力ノードから出力される走査信号がオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化するクロック信号が制御端子に与えられ、前記出力制御ノードに第1の導通端子が接続され、前段の出力ノードから出力される走査信号が第2の導通端子に与えられる第1の出力制御ノード安定用スイッチング素子と、
制御端子,第1の導通端子,および第2の導通端子を有し、前記複数のクロック信号のうち次段の出力ノードから出力される走査信号がオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化するクロック信号が制御端子に与えられ、前記出力制御ノードに直接または他のスイッチング素子を介して第1の導通端子が接続され、次段の出力ノードから出力される走査信号が第2の導通端子に与えられる第2の出力制御ノード安定用スイッチング素子と
を含むことを特徴とする。
前記出力制御ノード安定部は、前記第1の出力制御ノード安定用スイッチング素子および前記第2の出力制御ノード安定用スイッチング素子のみからなり、
前記第2の出力制御ノード安定用スイッチング素子の第1導通端子は、前記出力制御ノードに直接に接続されていることを特徴とする。
前記出力制御ノード安定部は、制御端子,第1の導通端子,および第2の導通端子を有し、前記出力制御用スイッチング素子の第1の導通端子に与えられるクロック信号が制御端子に与えられ、前記出力制御ノードに第1の導通端子が接続され、前記第2の出力制御ノード安定用スイッチング素子の第1の導通端子に第2の導通端子が接続された第3の出力制御ノード安定用スイッチング素子を更に含むことを特徴とする。
前記出力制御ノードターンオン部は、二段前の段の出力ノードから出力される走査信号を前記セット信号として受け取ることを特徴とする。
前記出力制御ノード安定部は、制御端子,第1の導通端子,および第2の導通端子を有し、垂直走査期間の開始直後にオフレベルからオンレベルに変化する初期化信号が制御端子に与えられ、前記出力制御ノードに第1の導通端子が接続され、オフレベルの電源電位が第2の導通端子に与えられる第4の出力制御ノード安定用スイッチング素子を更に含むことを特徴とする。
前記出力制御ノード安定部は、制御端子,第1の導通端子,および第2の導通端子を有し、垂直走査期間の終了の際にオフレベルからオンレベルに変化するクリア信号が制御端子に与えられ、前記出力制御ノードに第1の導通端子が接続され、オフレベルの電源電位が第2の導通端子に与えられる第5の出力制御ノード安定用スイッチング素子を更に含むことを特徴とする。
前記段構成回路は、制御端子,第1の導通端子,および第2の導通端子を有し、垂直走査期間の終了の際にオフレベルからオンレベルに変化するクリア信号が制御端子に与えられ、前記出力ノードに第1の導通端子が接続され、オフレベルの電源電位が第2の導通端子に与えられる第2の出力ノード安定用スイッチング素子を更に備えることを特徴とする。
前記段構成回路は、制御端子,第1の導通端子,および第2の導通端子を有し、垂直走査期間の終了の際にオフレベルからオンレベルに変化するクリア信号が制御端子に与えられ、前記出力ノードに第1の導通端子が接続され、オフレベルの電源電位が第2の導通端子に与えられる第2の出力ノード安定用スイッチング素子を更に備え、
前記出力制御ノード安定部は、
制御端子,第1の導通端子,および第2の導通端子を有し、前記出力制御用スイッチング素子の第1の導通端子に与えられるクロック信号が制御端子に与えられ、前記出力制御ノードに第1の導通端子が接続され、前記第2の出力制御ノード安定用スイッチング素子の第1の導通端子に第2の導通端子が接続された第3の出力制御ノード安定用スイッチング素子と、
制御端子,第1の導通端子,および第2の導通端子を有し、垂直走査期間の開始直後にオフレベルからオンレベルに変化する初期化信号が制御端子に与えられ、前記出力制御ノードに第1の導通端子が接続され、オフレベルの電源電位が第2の導通端子に与えられる第4の出力制御ノード安定用スイッチング素子と、
制御端子,第1の導通端子,および第2の導通端子を有し、垂直走査期間の終了の際にオフレベルからオンレベルに変化するクリア信号が制御端子に与えられ、前記出力制御ノードに第1の導通端子が接続され、オフレベルの電源電位が第2の導通端子に与えられる第5の出力制御ノード安定用スイッチング素子と
を更に含むことを特徴とする。
前記段構成回路に含まれるスイッチング素子は、酸化物半導体を含む薄膜トランジスタであることを特徴とする。
前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする。
複数の走査信号線が配設された表示部と、
前記複数の走査信号線と1対1で対応するように設けられている複数の段で構成された本発明の第1から第10までのいずれかの局面に係るシフトレジスタと
を備えることを特徴とする。
<1.1 全体構成および動作>
図2は、本発明の第1の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図2に示すように、この液晶表示装置は、電源100とDC/DCコンバータ110と表示制御回路200とソースドライバ(映像信号線駆動回路)300とゲートドライバ(走査信号線駆動回路)400と共通電極駆動回路500と表示部600とを備えている。なお、本実施形態においては、ゲートドライバ400と表示部600とは同一基板(液晶パネルを構成する2枚の基板のうちの一方の基板であるTFT基板)上に形成されている。
次に、図3〜図9を参照しつつ、本実施形態におけるゲートドライバ400の構成および動作の概要について説明する。図3に示すように、ゲートドライバ400は複数段からなるシフトレジスタ410によって構成されている。表示部600にはi行×j列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と1対1で対応するようにシフトレジスタ410の各段が設けられている。すなわち、シフトレジスタ410にはi個の段構成回路SR(1)〜SR(i)が含まれている。それらi個の段構成回路SR(1)〜SR(i)は互いに直列に接続されている。
図1は、本実施形態における段構成回路SRの構成(シフトレジスタ410の一段分の構成)を示す回路図である。図1に示すように、この段構成回路SRは、6個の薄膜トランジスタM1〜M6と1個のキャパシタCAPとを備えている。また、この段構成回路SRは、ローレベルの直流電源電位VSS用の入力端子のほか、1個の出力端子(出力ノード)40と8個の入力端子41〜48とを有している。ここで、第1クロックCKAを受け取る入力端子には符号41を付し、第2クロックCKBを受け取る入力端子には符号42を付し、第3クロックCKCを受け取る入力端子には符号43を付し、第4クロックCKDを受け取る入力端子には符号44を付している。また、セット信号Sを受け取る入力端子には符号45を付し、リセット信号Rを受け取る入力端子には符号46を付し、第1の制御信号SA1を受け取る入力端子には符号47を付し、第2の制御信号SA2を受け取る入力端子には符号48を付している。出力端子40は、走査信号GOUTを出力するための端子である。なお、段構成回路SRの薄膜トランジスタM1〜M6は、上述した画素形成部内の薄膜トランジスタ60(図2参照)と同じ種類の薄膜トランジスタ(例えば、InGaZnOを含む薄膜トランジスタ)で実現される。
次に、本実施形態における段構成回路SRの動作について説明する。まず、図1,図10,および図11を参照しつつ、書込動作期間の動作について説明する。図10は、液晶表示装置の動作期間中の全体の信号波形図である。図11は、書込動作期間における動作について説明するための信号波形図である。なお、図11のM1〜M6の波形は、薄膜トランジスタM1〜M6がオン状態であるかオフ状態であるかを示している。
本実施形態によれば、ゲートドライバ400内のシフトレジスタ410を構成する段構成回路SRには、2個の薄膜トランジスタ(出力制御ノードNAにドレイン端子が接続され、ゲート端子に第4クロックCKDが与えられ、前段から出力される走査信号が第1の制御信号SA1としてソース端子に与えられるように構成された薄膜トランジスタM5、および、出力制御ノードNAにドレイン端子が接続され、ゲート端子に第3クロックCKCが与えられ、次段から出力される走査信号が第2の制御信号SA2としてソース端子に与えられるように構成された薄膜トランジスタM6)によって構成された出力制御ノード安定部420が設けられている。このような構成において、通常動作期間には、第1の制御信号SA1および第2の制御信号SA2がローレベルとなっている状態で、第3クロックCKCおよび第4クロックCKDのクロック動作に基づいて薄膜トランジスタM5と薄膜トランジスタM6とが交互にオン状態となる。これにより、通常動作期間中、クロック信号(第1クロックCKA)のクロック動作に起因するノイズが出力制御ノードNAに混入しても、当該出力制御ノードNAの電位はVSS電位へと引き込まれる。なお、書込動作期間には、第4クロックCKDがハイレベルになっている時には第1の制御信号SA1がハイレベルとなっており、第3クロックCKCがハイレベルになっている時には第2の制御信号SA2がハイレベルとなっている。従って、薄膜トランジスタM5,M6が設けられていることに起因して書込動作期間中に出力制御ノードNAの電位が低下することはない。
本発明の第2の実施形態について説明する。なお、上記第1の実施形態と異なる点についてのみ説明する。
全体構成については、上記第1の実施形態における構成(図2参照)と同様であるので、説明を省略する。図13は、本実施形態におけるゲートドライバ400内のシフトレジスタ410の構成を示すブロック図である。上記第1の実施形態においては、各段構成回路SRには、前段から出力される走査信号がセット信号Sとして与えられていた。これに対して、本実施形態においては、各段構成回路SRには、2段前の段から出力される走査信号がセット信号Sとして与えられる。すなわち、図14に示すように、任意の段(ここではn段目とする)について、前段SR(n−1)から出力される走査信号GOUT(n−1)が第1の制御信号SA1として与えられ、2段前の段SR(n−2)から出力される走査信号GOUT(n−2)がセット信号Sとして与えられ、次段SR(n+1)から出力される走査信号GOUT(n+1)が第2の制御信号SA2として与えられ、3段後の段SR(n+3)から出力される走査信号GOUT(n+3)がリセット信号Rとして与えられる。また、図14に示すように、任意の段(ここではn段目とする)から出力される走査信号GOUT(n)は、対応するゲートバスラインに与えられるのに加えて、リセット信号Rとして3段前の段SR(n−3)に与えられ、第2の制御信号SA2として前段SR(n−1)に与えられ、第1の制御信号SA1として次段SR(n+1)に与えられ、セット信号Sとして2段後の段SR(n+2)に与えられる。
図15は、本実施形態における段構成回路SRの構成(シフトレジスタ410の一段分の構成)を示す回路図である。図15および図1から把握されるように、本実施形態においては、上記第1の実施形態における構成要素に加えて、出力制御ノードNAと薄膜トランジスタM6との間に薄膜トランジスタM7が設けられている。その薄膜トランジスタM7については、ゲート端子は入力端子41に接続され、ドレイン端子は出力制御ノードNAに接続され、ソース端子は薄膜トランジスタM6のドレイン端子に接続されている。また、本実施形態においては、薄膜トランジスタM6のドレイン端子は、薄膜トランジスタM7のソース端子に接続されている。また、本実施形態においては、入力端子45には、2段前の段SR(n−2)から出力される走査信号GOUT(n−2)がセット信号Sとして与えられる。
次に、本実施形態における段構成回路SRの動作について説明する。まず、図15,図16,および図17を参照しつつ、書込動作期間の動作について説明する。図16は、液晶表示装置の動作期間中の全体の信号波形図である。図17は、書込動作期間における動作について説明するための信号波形図である。
本実施形態によれば、上記第1の実施形態と同様の効果が得られるのに加えて、以下のような効果が得られる。本実施形態においては、次段から出力される走査信号GOUT(n+1)を受け取るための入力端子48と出力制御ノードNAとは、薄膜トランジスタM6および薄膜トランジスタM7の双方がオン状態になっているときに電気的に接続される。従って、第3クロックCKCがハイレベルとなっていても第1クロックCKAがローレベルになっていれば、薄膜トランジスタM7がオフ状態となるので、入力端子48と出力制御ノードNAとは電気的に切り離された状態で維持される。段構成回路SRがこのような構成となっているので、出力制御ノードNAをプリチャージするための期間を上記第1の実施形態と比較して長くすることが可能となる。具体的には、各段構成回路SRにおいて、2段前の段から出力される走査信号GOUT(n−2)を出力制御ノードNAをプリチャージするためのセット信号Sとして用いることが可能となる。このようにして出力制御ノードNAのプリチャージ期間が長くなるので、長期動作に対する信頼性が向上する。
<3.1 構成>
本発明の第3の実施形態について説明する。全体構成については、上記第1の実施形態における構成(図2参照)と同様であるので、説明を省略する。ゲートドライバ400内のシフトレジスタ410の構成については、初期化信号(垂直走査期間の開始直後に各段構成回路SRの内部状態を初期化するための信号)SPを受け取るための入力端子およびクリア信号(垂直走査期間の終了の際に各段構成回路SRの内部状態をクリアするための信号)CLRを受け取るための入力端子が各段構成回路SRに設けられているという点で上記第2の実施形態と異なっている。すなわち、本実施形態における段構成回路SRには、図19に示すように、第1クロックCKAを受け取るための入力端子と、第2クロックCKBを受け取るための入力端子と、第3クロックCKCを受け取るための入力端子と、第4クロックCKDを受け取るための入力端子と、ローレベルの直流電源電位VSSを受け取るための入力端子と、セット信号Sを受け取るための入力端子と、リセット信号Rを受け取るための入力端子と、第1の制御信号SA1を受け取るための入力端子と、第2の制御信号SA2を受け取るための入力端子と、初期化信号SPを受け取るための入力端子と、クリア信号CLRを受け取るための入力端子と、走査信号GOUTを出力するための出力端子とが設けられている。
次に、本実施形態における段構成回路SRの動作について説明する。本実施形態における段構成回路SRには、垂直走査期間の開始直後の所定期間にのみハイレベルとなる信号が初期化信号SPとして与えられ、垂直走査期間の終了の際の所定期間にのみハイレベルとなる信号がクリア信号CLRとして与えられる。従って、垂直走査期間の開始直後および終了の際を除いて、上記第2の実施形態と同様の動作が行われる。
本実施形態によれば、各段構成回路SRにおいて、垂直走査期間の開始直後に第3クロックCKCや第4クロックCKDが立ち上がる前に第1クロックCKAが立ち上がることによって出力制御ノードNAにノイズが混入しても、薄膜トランジスタM8がオン状態となることによって出力制御ノードNAの電位はVSS電位へと引き込まれる。これにより、垂直走査期間開始直後の第1クロックCKAのクロック動作に起因する異常動作の発生が抑制される。また、垂直走査期間の終了の際には、薄膜トランジスタM9および薄膜トランジスタM10がオン状態となることによって、出力制御ノードNAの電位および出力端子40の電位(走査信号GOUTの電位)はVSS電位へと引き込まれる。これにより、フレーム毎に各段構成回路SRの内部状態がクリアされ、この液晶表示装置の信頼性が向上する。
本実施形態においては上記第2の実施形態における構成要素(図15参照)に加えて薄膜トランジスタM8〜M10が設けられているが、図23に示すように、上記第1の実施形態における構成要素(図1参照)に加えて薄膜トランジスタM8〜M10を設ける構成としても良い。但し、図23に示す構成の場合、出力制御ノードNAのプリチャージ期間を長くすることができない。従って、長期動作に対する信頼性を考慮すると、図20に示す構成を採用する方が好ましい。
上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機EL(Electro Luminescence)等の他の表示装置にも本発明を適用することができる。
41〜48,51,52…(段構成回路の)入力端子
300…ソースドライバ(映像信号線駆動回路)
400…ゲートドライバ(走査信号線駆動回路)
410…シフトレジスタ
600…表示部
SR,SR(1)〜SR(i)…段構成回路
CAP…キャパシタ(容量素子)
M1〜M10…薄膜トランジスタ
NA…出力制御ノード
GL1〜GLi…ゲートバスライン
SL1〜SLj…ソースバスライン
GCK…ゲートクロック信号
CKA,CKB,CKC,CKD…第1クロック,第2クロック,第3クロック,第4クロック
S…セット信号
R…リセット信号
SA1…第1の制御信号
SA2…第2の制御信号
GOUT,GOUT(1)〜(i)…走査信号
VSS…ローレベルの直流電源電位
Claims (11)
- 第1のレベルと第2のレベルとを周期的に繰り返す複数のクロック信号に基づいて動作する複数の段で構成された、表示装置の走査信号線を駆動するためのシフトレジスタであって、
前記複数の段の各段を構成する段構成回路は、
前記走査信号線に走査信号を出力するための出力ノードと、
制御端子,第1の導通端子,および第2の導通端子を有し、前記複数のクロック信号のうち前記出力ノードから出力される走査信号がオンレベルからオフレベルに変化すべきタイミングでオフレベルからオンレベルに変化するクロック信号が制御端子に与えられ、前記出力ノードに第1の導通端子が接続され、オフレベルの電源電位が第2の導通端子に与えられる第1の出力ノード安定用スイッチング素子と
制御端子,第1の導通端子,および第2の導通端子を有し、前記複数のクロック信号のうち前記出力ノードから出力される走査信号がオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化するクロック信号が第1の導通端子に与えられ、前記出力ノードに第2の導通端子が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の制御端子に接続された出力制御ノードと、
一段以上前の段の出力ノードから出力される走査信号のうち前記出力制御ノードがオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化する走査信号をセット信号として受け取り、前記セット信号に基づいて前記出力制御ノードのレベルをオンレベルに向けて変化させるための出力制御ノードターンオン部と、
一段以上後の段の出力ノードから出力される走査信号のうち前記出力制御ノードがオンレベルからオフレベルに変化すべきタイミングでオフレベルからオンレベルに変化する走査信号をリセット信号として受け取り、前記リセット信号に基づいて前記出力制御ノードのレベルをオフレベルに向けて変化させるための出力制御ノードターンオフ部と、
前記出力制御ノードのレベルがオフレベルで維持されるべき期間に前記出力制御ノードのレベルの変動を防止するための出力制御ノード安定部と
を備え、
前記出力制御ノード安定部は、
制御端子,第1の導通端子,および第2の導通端子を有し、前記複数のクロック信号のうち前段の出力ノードから出力される走査信号がオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化するクロック信号が制御端子に与えられ、前記出力制御ノードに第1の導通端子が接続され、前段の出力ノードから出力される走査信号が第2の導通端子に与えられる第1の出力制御ノード安定用スイッチング素子と、
制御端子,第1の導通端子,および第2の導通端子を有し、前記複数のクロック信号のうち次段の出力ノードから出力される走査信号がオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化するクロック信号が制御端子に与えられ、前記出力制御ノードに直接または他のスイッチング素子を介して第1の導通端子が接続され、次段の出力ノードから出力される走査信号が第2の導通端子に与えられる第2の出力制御ノード安定用スイッチング素子と
を含むことを特徴とする、シフトレジスタ。 - 前記出力制御ノード安定部は、前記第1の出力制御ノード安定用スイッチング素子および前記第2の出力制御ノード安定用スイッチング素子のみからなり、
前記第2の出力制御ノード安定用スイッチング素子の第1導通端子は、前記出力制御ノードに直接に接続されていることを特徴とする、請求項1に記載のシフトレジスタ。 - 前記出力制御ノード安定部は、制御端子,第1の導通端子,および第2の導通端子を有し、前記出力制御用スイッチング素子の第1の導通端子に与えられるクロック信号が制御端子に与えられ、前記出力制御ノードに第1の導通端子が接続され、前記第2の出力制御ノード安定用スイッチング素子の第1の導通端子に第2の導通端子が接続された第3の出力制御ノード安定用スイッチング素子を更に含むことを特徴とする、請求項1に記載のシフトレジスタ。
- 前記出力制御ノードターンオン部は、二段前の段の出力ノードから出力される走査信号を前記セット信号として受け取ることを特徴とする、請求項3に記載のシフトレジスタ。
- 前記出力制御ノード安定部は、制御端子,第1の導通端子,および第2の導通端子を有し、垂直走査期間の開始直後にオフレベルからオンレベルに変化する初期化信号が制御端子に与えられ、前記出力制御ノードに第1の導通端子が接続され、オフレベルの電源電位が第2の導通端子に与えられる第4の出力制御ノード安定用スイッチング素子を更に含むことを特徴とする、請求項1に記載のシフトレジスタ。
- 前記出力制御ノード安定部は、制御端子,第1の導通端子,および第2の導通端子を有し、垂直走査期間の終了の際にオフレベルからオンレベルに変化するクリア信号が制御端子に与えられ、前記出力制御ノードに第1の導通端子が接続され、オフレベルの電源電位が第2の導通端子に与えられる第5の出力制御ノード安定用スイッチング素子を更に含むことを特徴とする、請求項1に記載のシフトレジスタ。
- 前記段構成回路は、制御端子,第1の導通端子,および第2の導通端子を有し、垂直走査期間の終了の際にオフレベルからオンレベルに変化するクリア信号が制御端子に与えられ、前記出力ノードに第1の導通端子が接続され、オフレベルの電源電位が第2の導通端子に与えられる第2の出力ノード安定用スイッチング素子を更に備えることを特徴とする、請求項1に記載のシフトレジスタ。
- 前記段構成回路は、制御端子,第1の導通端子,および第2の導通端子を有し、垂直走査期間の終了の際にオフレベルからオンレベルに変化するクリア信号が制御端子に与えられ、前記出力ノードに第1の導通端子が接続され、オフレベルの電源電位が第2の導通端子に与えられる第2の出力ノード安定用スイッチング素子を更に備え、
前記出力制御ノード安定部は、
制御端子,第1の導通端子,および第2の導通端子を有し、前記出力制御用スイッチング素子の第1の導通端子に与えられるクロック信号が制御端子に与えられ、前記出力制御ノードに第1の導通端子が接続され、前記第2の出力制御ノード安定用スイッチング素子の第1の導通端子に第2の導通端子が接続された第3の出力制御ノード安定用スイッチング素子と、
制御端子,第1の導通端子,および第2の導通端子を有し、垂直走査期間の開始直後にオフレベルからオンレベルに変化する初期化信号が制御端子に与えられ、前記出力制御ノードに第1の導通端子が接続され、オフレベルの電源電位が第2の導通端子に与えられる第4の出力制御ノード安定用スイッチング素子と、
制御端子,第1の導通端子,および第2の導通端子を有し、垂直走査期間の終了の際にオフレベルからオンレベルに変化するクリア信号が制御端子に与えられ、前記出力制御ノードに第1の導通端子が接続され、オフレベルの電源電位が第2の導通端子に与えられる第5の出力制御ノード安定用スイッチング素子と
を更に含むことを特徴とする、請求項1に記載のシフトレジスタ。 - 前記段構成回路に含まれるスイッチング素子は、酸化物半導体を含む薄膜トランジスタであることを特徴とする、請求項1に記載のシフトレジスタ。
- 前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする、請求項9に記載のシフトレジスタ。
- 複数の走査信号線が配設された表示部と、
前記複数の走査信号線と1対1で対応するように設けられている複数の段で構成された請求項1から10までのいずれか1項に記載のシフトレジスタと
を備えることを特徴とする、表示装置。
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