JPWO2013021577A1 - 固体撮像装置及び固体撮像装置の駆動方法 - Google Patents

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Abstract

エピ層（２）と、複数の画素電極（１１）と、複数の画素電極（１１）の上に形成され、入射した光を電気信号に変換する光電変換膜（１２）と、光電変換膜（１２）の上に形成された透明電極（１３）と、複数の画素電極（１１）のそれぞれに対応してエピ層（２）内に形成され、対応する画素電極（１１）と電気的に接続され、光電変換により光電変換膜（１２）で生成された信号電荷を蓄積するｎ型の電荷蓄積領域（１４）と、電荷蓄積領域（１４）のそれぞれの底部に接するようにエピ層（２）内に形成されたｐ型の電荷障壁領域（２１）と、電荷障壁領域（２１）のそれぞれの底部に接するようにエピ層（２）内に形成されたｎ型の電荷排出領域（２２）とを備える。

Description

本発明は、単位画素がアレイ状に配列された積層型の固体撮像装置及びその駆動方法に関する。
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及びＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）エリアイメージセンサ（以下、両者ともＭＯＳセンサと称する）、並びに電荷結合素子（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｃｉｅｓ）エリアイメージセンサ（以下、ＣＣＤセンサと称する）は、入射光量に応じて発生した電荷量により画像信号を生成する。これらのイメージセンサ（固体撮像装置）は、機能素子として、デジタルスチルカメラ、デジタルビデオカメラ、ネットワークカメラ、及び携帯電話用カメラ等、多岐にわたる撮像機器に搭載されている。
従来のイメージセンサは、半導体基板の表面付近に、光電変換部（フォトダイオード）と読み出し回路部とを有する画素部（単位画素）が二次元のアレイ状に配置された構成を有し、光電変換部の開口面積は、読み出し回路部の面積に応じて削減される。このため、従来のイメージセンサは、特に画素部のサイズが小さくなるに従い、光電変換部の開口率が低下するという課題があった。
これに対し、半導体基板の表面付近に、読み出し回路部を配置し、光電変換可能な材料を光電変換膜として半導体基板上方に積層した積層型イメージセンサが、特許文献１に報告されている。
特許文献１に記載の積層型イメージセンサの光電変換部は、光電変換膜を電極で挟んで形成されており、光信号により光電変換膜で発生する電荷は、電極を通して読み出し回路に転送されている。図１５に、特許文献１の画素部の構成を示す。図１５の画素部では、光電変換膜１０１内で発生した電荷は、画素電極１０２を通して、基板に形成されたＰＮ接合の電荷蓄積部１０３に蓄積される。この電荷蓄積部１０３は、増幅トランジスタ１０４のゲートに結線されており、電荷蓄積部１０３の蓄積電荷量の変動に伴う電圧変化が画素部から出力される。電荷蓄積部１０３には、さらに、電荷が読み出された後に、電荷蓄積部１０３の電荷をリセットするために、リセットトランジスタ１０６のドレインが接続されている。リセットトランジスタ１０６がＯＮ状態となったとき、初期状態電圧に電荷蓄積部１０３の電圧が設定される。
特許第４４４４３７１号公報
しかしながら、特許文献１のような画素部構成と読み出し方式を用いた積層型イメージセンサは、特に高輝度撮像時に信号出力が低下し、その後の撮像時も同様の出力低下が起こるという課題が本願発明者らの研究によって明らかになった。
そこで、本発明は、上記課題に鑑みてなされたものであって、高輝度の被写体撮像後においても、リセットトランジスタ及び増幅トランジスタの特性劣化を抑制することが可能な高信頼性の積層型の固体撮像装置を提供することを目的とする。
上記課題を解決するために、本開示に係る固体撮像装置は、半導体基板と、前記半導体基板の上方にアレイ状に配置され、各々が異なる単位画素を構成する複数の第一の電極と、前記複数の第一の電極の上に形成され、光を電気信号に変換する光電変換膜と、前記光電変換膜の上に形成された第二の電極と、前記複数の第一の電極のそれぞれに対応して前記半導体基板内に形成され、対応する前記第一の電極と電気的に接続され、光電変換により前記光電変換膜で生成された電荷を蓄積する第一導電型の電荷蓄積領域と、前記電荷蓄積領域のそれぞれの底部に接するように前記半導体基板内に形成された前記第一導電型と反対の第二導電型の電荷障壁領域と、前記電荷障壁領域のそれぞれの底部に接するように前記半導体基板内に形成された前記第一導電型の電荷排出領域とを備えることを特徴とする。
本発明によれば、高輝度被写体の撮像時にも単位画素の読み出し回路のトランジスタが損傷せず、高い信頼性の積層型固体撮像装置を実現することができる。
図１は、本発明の実施の形態１に係る固体撮像装置の概略構成の一例を示す図である。 図２は、本発明の実施の形態１に係る単位画素の構成の一例を示す回路図である。 図３は、本発明の実施の形態１に係る固体撮像装置の構成の一例を示す断面図である。 図４は、本発明の実施の形態１に係る固体撮像装置の製造方法の一例を示す工程断面図である。 図５は、本発明の実施の形態１の変形例に係る固体撮像装置の構成の一例を示す断面図である。 図６は、本発明の実施の形態１の変形例に係る固体撮像装置の製造方法の一例を示す工程断面図である。 図７は、比較例に係る積層型固体撮像装置の画素部の構成を示すブロック図である。 図８は、比較例に係る積層型固体撮像装置の駆動方法を示すタイミングチャートである。 図９は、本発明の実施の形態２に係る固体撮像装置の構成を示すブロック図である。 図１０は、本発明の実施の形態２に係る、画素部および信号読み出し部回路図である。 図１１は、本発明の実施の形態２に係る３画素分のデバイス断面図である。 図１２は、本発明の実施の形態２に係る固体撮像装置の駆動方法を示すタイミングチャートである。 図１３は、本発明の実施の形態３に係る固体撮像装置の駆動方法を示すタイミングチャートである。 図１４は、本発明の実施の形態４に係る固体撮像装置の駆動方法を示すタイミングチャートである。 図１５は、従来の画素部の構成を示した断面図である。
（本発明の基礎となった知見）
本発明者は、背景技術の欄において記載した固体撮像装置に関し、以下の問題が生じることを見出した。
図１５に示す積層型イメージセンサにおいて、電荷蓄積部１０３と増幅トランジスタ１０４のゲート電極とは、電気的に接続されている。この増幅トランジスタ１０４のゲート酸化膜は一般に、数ｎｍ〜数十ｎｍの薄い膜で形成され、ゲート酸化膜を損傷せずに印加可能なゲート電圧は限界が存在する。しかし、高輝度被写体撮像時、電荷蓄積部１０３の電位が、光電変換膜１０１の上にある対向電極への印加電圧まで増加する。この際、増幅トランジスタ１０４のゲート酸化膜に耐圧を越える高電界が印加される。よって、増幅トランジスタ１０４のゲート酸化膜が損傷し、サブスレッショルド特性が著しく劣化し、画素部からの信号出力が低下する。
また、高輝度の被写体撮像時には、電荷蓄積部１０３すなわちリセットトランジスタ１０６のソースも高電圧になるため、リセット動作時のリセットトランジスタ１０６がＯＮ／ＯＦＦ動作をする際、リセットトランジスタ１０６のチャネルに電荷が注入され、その電荷がドレイン−ソース間の電圧差によってチャネル内で加速されてホットキャリアとなる。そして、このホットキャリアによりインパクトイオン化現象が起こり、大量の電子正孔対が発生する。このインパクトイオン化によってリセットトランジスタ１０６のゲート酸化膜内に大量の電子が注入され、リセットトランジスタ１０６のスイッチング特性が劣化する。この特性劣化が不可逆な状態まで進行し、画素部からの出力信号が低下する。
上記の課題を解決するために、本開示に係る固体撮像装置は、半導体基板と、前記半導体基板の上方にアレイ状に配置され、各々が異なる単位画素を構成する複数の第一の電極と、前記複数の第一の電極の上に形成され、光を電気信号に変換する光電変換膜と、前記光電変換膜の上に形成された第二の電極と、前記複数の第一の電極のそれぞれに対応して前記半導体基板内に形成され、対応する前記第一の電極と電気的に接続され、光電変換により前記光電変換膜で生成された電荷を蓄積する第一導電型の電荷蓄積領域と、前記電荷蓄積領域のそれぞれの底部に接するように前記半導体基板内に形成された前記第一導電型と反対の第二導電型の電荷障壁領域と、前記電荷障壁領域のそれぞれの底部に接するように前記半導体基板内に形成された前記第一導電型の電荷排出領域とを備えることを特徴とする。
これにより、光電変換膜からの電荷により電荷蓄積部の電位が高くなり、ある一定電位以上になると、電荷蓄積部の電荷が電荷排出領域へ漏れこみ、ある一定電位以上に電荷蓄積部の電位が高くならない。よって、増幅トランジスタ及びリセットトランジスタの損傷を抑えることができ、高輝度の被写体の撮像を行っても、単位画素からの出力信号の低下が抑制される。
ここで、前記電荷障壁領域の不純物濃度は、前記電荷排出領域の不純物濃度より低くてもよい。
これにより、電荷が蓄積されて電荷蓄積領域の電位が増加すると、電荷排出領域に電荷の漏れこみが起こりやすくなり、電荷蓄積領域の高電位までの増加を妨げることができる。
また、前記固体撮像装置は、さらに、前記電荷蓄積領域の電位を初期化するＭＯＳ型トランジスタを備え、前記電荷蓄積領域は、前記ＭＯＳ型トランジスタのドレイン領域及びソース領域のいずれか一方に兼用され、前記ＭＯＳ型トランジスタのドレイン領域及びソース領域のいずれか他方は、前記第一導電型であり、前記半導体基板において、前記電荷蓄積領域の前記半導体基板の表面からの深さは、前記ドレイン領域及びソース領域のいずれか他方の前記半導体基板の表面からの深さより深くてもよい。
これにより、単位画素内の電荷に対応する信号を出力する読み出し回路のウェル領域を半導体基板内に確保しながら、電荷蓄積領域の電位が増加する際に、電荷排出領域に電荷の漏れこみを起こりやすくし、電荷蓄積領域の高電位までの増加を妨げることができる。
また、前記電荷排出領域は、前記第二導電型の前記半導体基板と接していてもよい。
これにより、電荷排出領域に妨げられることなく、半導体基板を介しての分離領域の電位固定が可能となり、分離領域で分離された領域内にある読み出し回路の動作が安定する。
また、前記電荷排出領域の電位は、変動してもよい。
これにより、電荷蓄積領域の電位に応じて電荷排出領域の電位を調整可能となり、輝度に応じて電荷排出領域の電位を可変するため、低消費電力化ができる。
また、上記の課題を解決するために、本開示に係る固体撮像装置は、基板と、前記基板の上方に形成された第１電極と、前記第１電極の上方に形成され、光を信号電荷に変換する光電変換膜と、前記光電変換膜の上方に形成された第２電極と、前記基板上に形成され、前記第１電極と電気的に接続され、前記第１電極から流入する電荷を蓄積する電荷蓄積部と、前記電荷蓄積部にドレインが電気的に接続されたリセットトランジスタと、前記電荷蓄積部に電気的に接続され、前記電荷蓄積部に蓄積されている電荷の量に応じた大きさの電気信号である読み出し信号を生成する信号読み出し回路と、前記リセットトランジスタのソースに前記電荷蓄積部に蓄積されている電荷を排斥する第１電圧を印加しながら前記リセットトランジスタのゲートに前記リセットトランジスタのゲートをオン状態とするターンオン電圧を印加し、前記ゲートに前記ターンオン電圧を印加しながら前記ソースに印加する電圧を前記第１電圧から前記電荷蓄積部に蓄積されている電荷を引き込む第２電圧に変更する制御回路と、を備える。
このような構成とすることによって、本開示に係る固体撮像装置は、高輝度被写体撮像時の各画素のリセット動作時において、リセットトランジスタのドレインとソース間に発生する高電圧を事前に低下し、その後にリセットトランジスタのゲートをオン状態とすることが可能となる。従って、従来ドレイン−ソース間電圧が高い状態でリセットトランジスタのゲートをオン状態としていた場合と異なり、チャネルホットキャリア数は大幅に低減され、インパクトイオン化による余剰電荷発生も抑止される。その結果、出力レベル変動や、リセットトランジスタの特性劣化を防止し、黒沈み現象や黒焼き付き現象も発生しない。
また、本開示に係る固体撮像装置において、前記制御回路は、前記ソースに印加する電圧を、前記第１電圧と前記第２電圧との間の中間的な電圧を経由しながら、前記第１電圧から前記第２電圧まで、前記リセットトランジスタのゲートがオン状態とされる期間内にゲートパルスの立ち上がりまたは立下りに要する時間以上の長い時間で変化させてもよい。
このような構成とすることによって、リセットトランジスタのゲートがオン状態となる前にドレイン−ソース間電圧が低く抑えられるため、リセットトランジスタのゲートをオン状態とした瞬間にチャネルホットキャリアとこれに伴うインパクトイオン化は防止され、この後ソース電位が低下するに伴って、電荷蓄積部に蓄積されていた信号電荷は、リセットトランジスタのソースから注入される電荷によって中和される。さらに、ソースに印加する電圧を急激に低下させずに徐々に低下させることによって、リセットトランジスタのソース−ドレイン間電圧を低い値に保ったまま、電荷蓄積部を残留電荷が排出された初期状態に設定することが可能となる。
また、本開示に係る固体撮像装置は、さらに、前記読み出し信号を第１参照レベルと比較する比較器を備え、前記制御回路は、前記比較器により、前記読み出し信号の大きさが前記第１参照レベル以下であると判定される場合、前記ソースに印加する電圧の変更を抑止し、前記ソースに印加する電圧を前記第２電圧に固定したまま前記ゲートに前記ターンオン電圧を印加してもよい。
このような構成とすることによって、高輝度被写体からの光の強度が比較的弱く、前述したインパクトイオン化の懸念がない場合には、リセット電圧のレベル変更を行うために消費される電力が削減できるので、固体撮像装置の低消費電力化に役立つ。
また、本開示に係る固体撮像装置において、前記比較器は、さらに、前記読み出し信号を、前記第１参照レベルよりも大きい第２参照レベルと比較し、前記制御回路は、前記比較器により、前記読み出し信号の大きさが前記第２参照レベルよりも大きいと判定される場合、前記ソースに前記第１電圧を印加しながら前記ゲートに前記ターンオン電圧を印加し、前記ゲートに前記ターンオン電圧を印加しながら前記ソースに印加する電圧を前記第１電圧から前記第２電圧に変更した後、前記ゲートに前記ターンオン電圧を持続的に印加してもよい。
このような構成とすることによって、被写体の輝度があまりにも高く、撮像を続けると黒焼き付きの発生が回避できないと想定される場合、リセットトランジスタのゲートをオン状態とし続けることで撮影動作を停止するので、リセットトランジスタを十分に保護することができる。
また、本開示に係る固体撮像装置において、前記第１電極は、複数の部分に電気的に分離して形成され、前記電荷蓄積部を含む複数の電荷蓄積部、前記リセットトランジスタを含む複数のリセットトランジスタ、前記信号読み出し回路を含む複数の信号読み出し回路、前記制御回路を含む複数の制御回路、および前記比較器を含む複数の比較器が、前記第１電極の前記複数の部分の各々に対応して設けられ、前記複数の制御回路のうちの１つの制御回路は、対応する比較器により、対応する読み出し信号が前記第２参照レベルよりも大きいと判定される場合、他の制御回路を制御することにより、他の制御回路に対応するリセットトランジスタのゲートにも前記ターンオン電圧を持続的に印加してもよい。
このような構成とすることによって、被写体の輝度があまりにも高く、撮像を続けると黒焼き付きの発生が回避できないと想定される場合、他の画素のリセットトランジスタをもいち早く保護することができる。
また、本開示に係る固体撮像装置において、前記電荷蓄積部は、前記電荷として正孔を蓄積し、前記制御回路は、前記リセットトランジスタのソースに前記第１電圧である正の電圧を印加しながら前記リセットトランジスタのゲートをオン状態とし、前記リセットトランジスタのゲートをオン状態としながら前記リセットトランジスタのソースに印加する電圧を前記第１電圧よりも低い前記第２電圧に下げてもよい。
このような構成とすることによって、前記制御回路は、前記電荷蓄積部に蓄積される電荷が正孔である場合に適した駆動を行うことができる。
また、本開示に係る固体撮像装置において、前記電荷蓄積部は、前記電荷として電子を蓄積し、前記制御回路は、前記リセットトランジスタのソースに前記第１電圧である負の電圧を印加しながら前記リセットトランジスタのゲートをオン状態とし、前記リセットトランジスタのゲートをオン状態としながら前記リセットトランジスタのソースに印加する電圧を前記第１電圧よりも高い前記第２電圧に上げてもよい。
このような構成とすることによって、前記制御回路は、前記電荷蓄積部に蓄積される電荷が電子である場合に適した駆動を行うことができる。
なお、これらの全般的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたは記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムまたは記録媒体の任意な組み合わせで実現されてもよい。
本発明は、例えば、このような固体撮像装置の制御回路が行う制御方法として実現したり、このような固体撮像装置の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現したり、このような固体撮像装置を備える撮像装置（カメラ）として実現したりできる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施の形態に限定されるものではない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。つまり、以下の実施の形態として開示される構成要素、構成要素の配置位置及び接続形態、タイミング、タイミングの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではない、任意の構成要素として説明される。また、図面において、実質的に同一の構成、動作、及び効果を表す要素については、同一の符号を付す。
（実施の形態１）
図１は、実施の形態１に係る積層型の固体撮像装置の概略構成の一例を示す図であり、図２は図１の単位画素１００の構成の一例を示す回路図である。なお、図１において、単位画素１００は「２行２列」分だけを記載しているが、行数及び列数は任意に設定してよい。
この固体撮像装置は、シリコンからなる半導体基板（図外）と、半導体基板に行列状（２次元状）に配置された複数の単位画素１００と、単位画素１００に種々のタイミング信号を供給する垂直走査部（行走査部とも呼ぶ）１１３と、単位画素１００の信号を順次水平出力端子１４２へ読み出す水平走査部（列走査部又は水平信号読み出し部とも呼ぶ）１１５と、単位画素１００の列毎に形成された列信号線（垂直信号線）１４１と、列信号線１４１に出力された信号を処理する列信号処理部１５１とを備えている。
各単位画素１００は、図２に示すように、入射光を光電変換することで信号電荷を生成する光電変換部１１１と、ゲートが光電変換部１１１と接続された増幅トランジスタ１５と、ドレインが光電変換部１１１と接続されたリセットトランジスタ１６と、増幅トランジスタ１５と直列に接続された選択トランジスタ１７と、光電変換部１１１と接続された蓄積ダイオードであり、光電変換部１１１からの信号電荷を蓄積する電荷蓄積領域（フローティングディフュージョン）１４とを有している。
光電変換部１１１は、半導体基板上方に画素電極１１と透明電極１３とに挟まれて形成され、入射光を光電変換するアモルファスシリコン、有機材料等からなる光電変換膜１２と、光電変換膜１２の下方つまり半導体基板側の下面に形成された下部電極としての画素電極（第一の電極）１１と、光電変換膜１２の上方つまり画素電極１１と反対側の上面に、複数の画素電極１１に跨って形成された上部電極としての透明電極（第二の電極）１３とを有する。画素電極１１は、金属電極で構成されており、透明電極１３は、光電変換膜１２への光入射を可能とするためＩＴＯ又はＺｎＯ等の透明材料で構成されている。
光電変換部１１１の信号電荷に対応する信号電圧を列信号線１４１に出力する読み出し回路を構成する増幅トランジスタ１５、リセットトランジスタ１６、選択トランジスタ１７は、ＭＯＳトランジスタにより構成され、半導体基板内に形成されている。
光電変換部１１１は、増幅トランジスタ１５のゲート及びリセットトランジスタ１６のドレインと、光電変換部制御線１３１との間に挿入されている。増幅トランジスタ１５は、画素電極１１に接続されたゲートを有し、画素電極１１の電位に応じた信号電圧を、選択トランジスタ１７を介して列信号線１４１に出力する。リセットトランジスタ１６のドレインは画素電極１１に接続され、リセットトランジスタ１６のソースはリセット電位に接続されており、リセットトランジスタ１６は電荷蓄積領域１４の電位を初期化する。選択トランジスタ１７のゲートは、アドレス制御線１２１を介して垂直走査部１１３と接続されている。リセットトランジスタ１６のゲートは、リセット制御線１２３を介して垂直走査部１１３と接続されている。アドレス制御線１２１及びリセット制御線１２３は単位画素１００の行ごとに設けられている。増幅トランジスタ１５のドレインは、電源線１２５に接続され、ソースは選択トランジスタ１７を介して列信号線１４１と接続されている。選択トランジスタ１７及びリセットトランジスタ１６のオンオフ動作は、行リセット信号ＲＥＳＥＴ及び行選択信号ＳＥＬを介して垂直走査部１１３により制御される。
なお、実施の形態１では、リセットトランジスタ１６がｎ型ＭＯＳトランジスタであり、そのゲートに入力されるリセット信号に含まれるリセットパルスが正パルス（上向きのパルス）であり、リセットパルスの後縁が立ち下がりエッジであるとする。
光電変換部制御線１３１は、全単位画素１００に共通となっている。列信号線１４１は、単位画素１００の列ごとに設けられ、列信号処理部１５１を介して水平信号読み出し部１１５と接続されている。列信号処理部１５１は、相関２重サンプリングに代表される雑音抑圧信号処理及びアナログ／デジタル変換等を行う。
上記構成を有する単位画素１００において、光電変換部１１１によって生成された信号電荷は、電荷蓄積領域１４に画素電極１１を介して転送される。実施の形態１では、信号電荷を転送するために、透明電極１３に光電変換部制御線１３１を介して正バイアスが印加されている。電荷蓄積領域１４に転送された信号電荷は、増幅トランジスタ１５によって増幅され、選択トランジスタ１７をＯＮ状態にすることで列信号線１４１へ出力される。
続いて、実施の形態１に係る固体撮像装置が備える単位画素１００の電荷蓄積領域１４の断面構成の一例について、図３を用いて説明する。図３は、実施の形態１に係る固体撮像装置の構成の一例を示す断面図（単位画素１００の構成の一例を示す断面図）である。
固体撮像装置は、高濃度のｐ型不純物を含む半導体基板１と、低濃度のｐ型不純物を含むエピ層（エピタキシャル層）２と、エピ層２の上面にアレイ状に配置され、各々が異なる単位画素１００を構成する複数の画素電極１１と、複数の画素電極１１の上に形成され、入射した光を電気信号に変換（光電変換）することにより信号電荷を生成する光電変換膜１２と、光電変換膜１２の上に形成された透明電極１３と、複数の画素電極１１のそれぞれに対応してエピ層２内に形成され、対応する画素電極１１と電気的に接続され、光電変換により光電変換膜１２で生成された信号電荷を蓄積するｎ型（第一導電型）の電荷蓄積領域１４と、電荷蓄積領域１４のそれぞれの底部に接するようにエピ層２内に形成されたｎ型と反対のｐ型（第二導電型）の電荷障壁領域２１と、電荷障壁領域２１のそれぞれの底部に接するようにエピ層２内に形成されたｎ型の電荷排出領域２２とを備える。
電荷障壁領域２１の不純物濃度は、電荷排出領域２２の不純物濃度より低い。そして、電荷排出領域２２は、ｐ型のエピ層２と接している。なお、固体撮像装置は、分離領域２０と別に、隣接する電荷蓄積領域１４を電気的に分離するＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）１９を備えている。
固体撮像装置は、電荷蓄積領域１４の電位を初期化するリセットトランジスタ１６を備え、電荷蓄積領域１４は、リセットトランジスタ１６のドレイン領域に兼用され、リセットトランジスタ１６のソース領域２７は、ｎ型である。
単位画素１００は、半導体基板１、エピ層２、画素電極１１、光電変換膜１２、透明電極１３、電荷蓄積領域１４、分離領域２０、電荷障壁領域２１、電荷排出領域２２、ゲート電極２３、サイドウォール２４、コンタクト配線２５、絶縁層２６及びソース領域２７を有する。ゲート電極２３及びその側壁としてのサイドウォール２４はエピ層２内に形成され、エピ層２内に形成された電荷蓄積領域１４及びソース領域２７と共にリセットトランジスタ１６を構成する。コンタクト配線２５は、絶縁層２６内に形成され、画素電極１１と電荷蓄積領域１４とを電気的に接続している。
単位画素１００では、光電変換膜１２で発生する信号電荷（ホール）は、透明電極１３に正電圧を印加することにより、画素電極１１を介して電荷蓄積領域１４に転送され、電荷蓄積領域１４に蓄積される。電荷蓄積領域１４はリセットトランジスタ１６のドレイン領域も兼用しており、リセットトランジスタ１６をＯＮ状態にすることで電荷蓄積領域１４の電位が初期化（リセット）される。電荷蓄積領域１４は、分離領域２０を用いて他の単位画素１００と電気的に分離されている。ウェル領域を形成する分離領域２０のシート抵抗を減らすために、電荷排出領域２２は、格子状又はストライプ状に撮像領域（単位画素１００がアレイ状に配置されたエピ層２の領域）に形成され、エピ層２と接し、撮像領域及びエピ層２の両者を接続している。電荷排出領域２２には、電荷蓄積領域１４の電位に応じた適切な電圧が印加され、電荷排出領域２２の電位は電荷蓄積領域１４の電位に応じて変動する。
半導体基板１において、電荷障壁領域２１は電荷蓄積領域１４より深い位置に形成され、電荷排出領域２２は電荷障壁領域２１より深い位置に形成されている。また、分離領域２０は、電荷蓄積領域１４より深く、電荷排出領域２２より浅い位置に形成されている。
単位画素１００では、電荷蓄積領域１４に光が入射することによって発生した電荷が電荷蓄積領域１４に蓄積されるにつれて電荷蓄積領域１４の電位が増加するが、電荷蓄積領域１４はリセットトランジスタ１６のドレイン領域も兼用しているため、電荷蓄積領域１４の電位が耐圧（約１０Ｖ）まで到達するとリセットトランジスタ１６が損傷する。このときには、電荷蓄積領域１４に電気的に接続された増幅トランジスタ（図示せず）のゲートにも高電圧が印加することになり、電荷蓄積領域１４の電位が増幅トランジスタのゲート酸化膜の耐圧（２〜１０Ｖ）まで到達すると増幅トランジスタが損傷する。しかし、電荷蓄積領域１４の下には電荷排出領域２２よりも低不純物濃度の電荷障壁領域２１が形成され、この電荷障壁領域２１の下には電荷排出領域２２が形成されている。電荷排出領域２２には、ある電圧（３Ｖ以下）が印加されているため、電荷蓄積領域１４の電位が増加すると、蓄積されるホールが電荷排出領域２２に漏れ込む。これにより、電荷蓄積領域１４の電位増加が抑制され、電荷蓄積領域１４の電位についてリセットトランジスタ１６及び増幅トランジスタのゲート酸化膜の耐圧を超えない制御ができる。
次に、実施の形態１に係る固体撮像装置の製造方法について、図４を用いて説明する。図４は、実施の形態１に係る固体撮像装置の製造方法の一例を示す工程断面図である。
まず、図４（ａ）に示すように、高濃度（例えば１０１８〜１０２０ｃｍ−３）のｐ型の半導体基板１の上方の低濃度（例えば１０１６〜１０１７ｃｍ−３）のエピ層２内に一般的な固体撮像装置の製造方法で、複数のトランジスタを単位画素１００毎に電気的に分離するＳＴＩ１９を形成する。
続いて、図４（ｂ）に示すように、所望の領域を開口するように、リソグラフィ法によりエピ層２上にパターンを形成し、このパターンを用いたイオン注入法で、電荷排出領域２２と電荷障壁領域２１とを形成する。また、各トランジスタのソース領域及びドレイン領域を単位画素１００毎に電気的に分離するための分離領域２０も同様な方法で形成する。その後、一般的な固体撮像装置の製造方法で、単位画素１００内の各トランジスタのゲート酸化膜及びゲート電極２３をエピ層２内に形成する。
ここで、電荷排出領域２２は、ｎ型層を形成するｎ型不純物としてのＰ原子を注入する、又はＡｓ原子を注入すること等で形成される。電荷排出領域２２の注入濃度は、例えば１０１６〜１０１８ｃｍ−３とされ、エピ層２の表面からの底面の深さは例えば０．３〜１．５μｍ程度とされる。また、電荷排出領域２２は、撮像領域の端まで格子状又はストライプ状に拡張して連続的に設けられている。従って、電荷排出領域２２には電圧を撮像領域の外側から印加することが可能であり、電圧印加の領域を単位画素１００内に設ける必要が無く、単位画素１００のサイズの微細化が容易にできる。
また、単位画素１００内のトランジスタのウェル領域を区画する分離領域２０の電位固定を、半導体基板１を介して行うことが可能になるため、ウェル領域のシート抵抗が１／３以下となり、高速に単位画素１００内のトランジスタを動作させることが可能となる。
また、分離領域２０は、注入濃度を例えば１０１６〜１０１９ｃｍ−３、エピ層２の表面からの底面の深さを例えば１．５μｍ程度にして形成されている。
また、電荷障壁領域２１は、電荷排出領域２２と電荷蓄積領域１４との間に配置され、電荷蓄積領域１４の電位が約０〜３Ｖと低い場合、電荷排出領域２２と電荷蓄積領域１４とを電気的に分離し、電荷蓄積領域１４の電位が約３Ｖ以上の場合、電荷蓄積領域１４の電荷を電荷排出領域２２に漏れこませる。実施の形態１では、３Ｖ程度まで耐圧があるリセットトランジスタ１６及び増幅トランジスタを用いているが、トランジスタの耐圧限界は、電荷排出領域２２の印加電圧及び電荷障壁領域２１の不純物濃度により調整できる。電荷障壁領域２１は、注入濃度を例えば１０１５〜１０１８ｃｍ−３、エピ層２の表面からの底面の深さを例えば０．１〜１．３μｍ程度にして形成されている。
続いて、図４（ｃ）に示すように、サイドウォール２４及び電荷蓄積領域１４を形成する。電荷障壁領域２１は、その端部（半導体基板１を上方からみたときのゲート電極２３側の端部）をゲート電極２３の側壁に形成されたサイドウォール２４と略一致させる形でサイドウォール２４の前後に形成する。電荷蓄積領域１４は、リセットトランジスタ１６のドレイン領域も兼用しているため、電位の初期化が可能なようにゲート電極２３の下方の不純プロファィル及び電荷蓄積領域１４の位置が設計されている。
電荷蓄積領域１４は、所望の領域を開口するように、リソグラフィ法によりエピ層２上にパターンを形成し、このパターンを用いたイオン注入法で形成される。電荷蓄積領域１４は、注入濃度を例えば１０１６〜１０２０ｃｍ−３、エピ層２の表面からの底面の深さを例えば０．３μｍ程度にして形成されている。なお、電荷蓄積領域１４は、リセットトランジスタ１６のソース領域２７と同等の深さ及び不純物濃度で形成されている。これにより、電荷蓄積領域１４とソース領域２７とを同時に形成することが可能となり短ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）を実現できる。
続いて、図４（ｄ）に示すように、電荷蓄積領域１４に光電変換膜１２からの信号電荷を転送するため、一般的な固体撮像装置の製造方法で、絶縁層２６及びコンタクト配線２５を形成する。さらに、スパッタリング法又はＣＶＤ法にて金属膜をエピ層２上に成膜し、リソグラフィ法及びドライエッチング法により金属膜をパターン形成して画素電極１１を形成する。その後、光電変換膜１２を蒸着法又は塗布法を用いて画素電極１１上に形成し、さらに入射光を光電変換膜１２へ到達させる透明電極１３をスパッタリング法にて形成する。
以上の工程を経ることで、図３に示す固体撮像装置を製造することができる。
以上のように、実施の形態１に係る固体撮像装置は、電荷蓄積領域１４の下に電荷障壁領域２１、電荷障壁領域２１の下に電荷排出領域２２を備え、ホールがｎ型の電荷蓄積領域１４に蓄積されて電位が増加しても、所定の電位を境にして電荷排出領域２２に漏れ出す。従って、電荷蓄積領域１４がそのドレイン領域も兼ねたリセットトランジスタ１６の損傷、及び電荷蓄積領域１４が電気的に接続している増幅トランジスタの損傷を抑制できる。
（変形例）
図５は、実施の形態１の変形例に係る固体撮像装置の構成の一例を示す断面図（単位画素１００の構成の一例を示す断面図）である。
この固体撮像装置は、半導体基板１における電荷蓄積領域１４の底面のエピ層２の表面からの深さは、リセットトランジスタ１６のソース領域２７の底面のエピ層２の表面からの深さより深く形成されている点で実施の形態１の固体撮像装置と異なる。この場合、電荷蓄積領域１４のエピ層２との接合面積が増加し、電荷の蓄積数が増加する。また、電荷蓄積領域１４を深くまで形成可能となるため、電荷排出領域２２も深く形成できる。従って、ウェル領域を形成する分離領域２０のシート抵抗を、分離領域２０とエピ層２との接続を不要にしても、低減できる。
次に、本変形例に係る固体撮像装置の製造方法について、図６を用いて説明する。図６は、本変形例に係る固体撮像装置の製造方法の一例を示す工程断面図である。
まず、図６（ａ）に示す分離領域２０を形成する工程は、図３（ａ）に示した工程と同じであり、高濃度（例えば１０１８〜１０２０ｃｍ−３）の半導体基板１の上方の低濃度（例えば１０１６〜１０１７ｃｍ−３）のエピ層２内に、一般的な固体撮像装置の製造方法で、複数のトランジスタを単位画素１００毎に電気的に分離するＳＴＩ１９を形成する。
続いて、図６（ｂ）に示すように、ゲート電極２３を形成する前に、所望の領域を開口するようにリソグラフィ法によりエピ層２内にパターンを形成し、このパターンを用いたイオン注入法で電荷蓄積領域１４を形成する。また、各トランジスタのソース領域及びドレイン領域を単位画素１００毎に電気的に分離するための分離領域２０と、電荷障壁領域２１も同様な方法で形成する。その後、一般的な固体撮像装置の製造方法で、単位画素１００内の各トランジスタのゲート酸化膜及びゲート電極２３を形成する。
ここで、電荷蓄積領域１４は、注入濃度を例えば１０１５〜１０１８ｃｍ−３、エピ層２の表面からの底面の深さを例えば２．０μｍ程度にして形成されている。これにより、ゲート電極２３の厚みに影響されず、各単位画素１００で同様の形状の電荷蓄積領域１４を形成できる。
また、分離領域２０は、注入濃度を例えば１０１６〜１０１９ｃｍ−３、エピ層２の表面からの底面の深さを例えば２．０μｍ程度にして形成されている。
また、電荷障壁領域２１は、電荷排出領域２２と電荷蓄積領域１４との間に配置され、電荷蓄積領域１４の電位が約０〜３Ｖと低い場合、電荷排出領域２２と電荷蓄積領域１４とを電気的に分離し、電荷蓄積領域１４の電位が約３Ｖ以上の場合、電荷排出領域２２の電荷を電荷排出領域２２に漏れこませる。実施の形態１では、３Ｖ程度まで耐圧があるリセットトランジスタ１６及び増幅トランジスタを用いているが、トランジスタの耐圧限界は、電荷排出領域２２の印加電圧及び電荷障壁領域２１の不純物濃度により調整できる。電荷障壁領域２１は、注入濃度を例えば１０１５〜１０１８ｃｍ−３、エピ層２の表面からの底面の深さを例えば０．４〜２．５μｍ程度にして形成されている。これにより、電荷排出領域２２が大面積で形成されても、分離領域２０のシート抵抗は確保される。例えば、電荷排出領域２２が撮像領域の全面に配置されても、図３の分離領域２０のシート抵抗に比べて半減の分離領域２０を確保可能となる。
続いて、図６（ｃ）に示すコンタクト配線２５及び光電変換部１１１等の形成工程は、図３（ｄ）の工程と同じである。
以上のように本変形例の固体撮像装置によれば、電荷蓄積領域１４がソース領域２７より深いため、分離領域２０のシート抵抗を低くしながら、トランジスタの損傷を抑制できる。
以上、本発明に係る固体撮像装置の一例について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を当該実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
例えば、上記実施形態において、第１導電型はｎ型であり、第２導電型はｐ型であるとした。例えば、半導体基板の導電型はｐ型であり、画素回路の各トランジスタはｎ−チャネル型であるとしたが、半導体基板の導電型はｎ型であり、画素回路の各トランジスタはｐ−チャネル型でもかまわない。この場合は電圧電位の符号が逆になり、光電変換膜から読み出す信号電荷も正孔から電子に変わる。従って、リセットトランジスタのソース領域及びドレイン領域も逆になる。
また、上記実施形態において、単位画素１００の読み出し回路を構成する各トランジスタはＭＯＳトランジスタであるとしたが、電界効果トランジスタ（ＦＥＴ）であればこれに限られない。
また、上記実施形態において、半導体基板１とエピ層２とは別のものであるとしたが、半導体基板１とエピ層２とがまとめられたもの、つまりエピ層２が表面に形成された半導体基板１が本発明の半導体基板に相当する。
（実施の形態２）
以下、本発明に係る固体撮像装置の実施の形態２について、図面を参照しながら説明する。なお、本発明について、以下の実施の形態に従って説明を行うが、これは例示を目的としており、本発明がこれらの開示に限定されることを意図しない。
（比較例）
本発明の実施の形態を説明する前に、比較例として、従来の積層型イメージセンサに、一般的なＣＭＯＳイメージセンサの駆動方法を適用した場合に生じる課題について詳細に述べる。
特許文献１に記載の積層センサでは、各画素の光電変換部は、画素電極と、その上方（光入射口側）に積層された有機材料を有する光電変換膜と、その上面に形成された対向電極とを含む。さらに、当該積層センサは、入射光によって発生した電荷群を電流信号として画素電極を介して光電変換部外に取り出す。通常、信号電荷の符号を選択するために、信号電荷を伝導し、その反対符号の電荷をブロックする電荷ブロッキング層を備える。当該電荷ブロッキング層は、画素電極に対向するか、又は画素電極に直接接している。
図７は、特許文献１に記載されている有機膜を光電変換部とする従来の積層型イメージセンサの画素部の回路を模式的に示したものである。なお、図７に示される回路は、図１５の回路と等価であるが、説明の便宜上、図中の回路要素の配置が適宜変更されている。
光電変換部１０１から画素電極１０２を通して出力された信号電荷は、基板上に形成された空乏層容量よりなる電荷蓄積部１０３に蓄積される。電荷蓄積部１０３は配線を介して増幅トランジスタ１０４の入力ゲートに接続され、蓄積電荷量の変動に伴う電圧変化が検出され、当該画素の読み出しタイミングを選択する選択トランジスタ１０５を介して読み出し信号として出力される。さらに信号電荷が読み出された後に電荷蓄積部１０３の残留電荷を排出するリセット動作を行うためにリセットトランジスタ１０６のドレイン部が接続され、リセット動作によって電荷蓄積部１０３の電圧が初期状態電圧に設定される。
図８は、図７のような画素部の構成を有する従来の積層型イメージセンサを、一般的なＣＭＯＳイメージセンサの信号読み出しおよびリセットシーケンスで駆動する場合の典型的なタイミングチャートである。図８には、図７に示した主要なノードの電圧ＶＲＳＴ、ＶＳＥＬＥＣＴ、ＶＲＳＴＧ、ＶＳＩＧの時間変化の一例が示される。以下の説明では、電圧のハイ／ローを、電荷蓄積部１０３が正孔を蓄積する場合について例示している。
時刻Ｔ１において選択トランジスタ１０５のゲートにハイレベルの選択信号ＶＳＥＬＥＣＴが印加され、選択トランジスタ１０５のゲートがオン状態となる。このとき、電荷蓄積部１０３には、受光量に応じた量の信号電荷が蓄積されている。増幅トランジスタ１０４は、光電変換によって生成され、電荷蓄積部１０３に蓄積されている信号電荷の量に応じた大きさの電気信号である蓄積電荷信号を生成し、生成された蓄積電荷信号は選択トランジスタ１０５から読み出し信号ＶＳＩＧとして出力される。
その後、時刻Ｔ２において、リセットトランジスタ１０６のゲートにハイレベルのゲート電圧ＶＲＳＴＧ（ターンオン電圧）を印加することによって、リセットトランジスタ１０６のゲートをオン状態とし、ローレベルのリセット電圧ＶＲＳＴを電荷蓄積部１０３に印加することによって、電荷蓄積部１０３をリセットする。すなわち、電荷蓄積部１０３の残留電荷が、リセットトランジスタ１０６から供給される電荷と中和されることによって、排出される。
蓄積電荷信号の読み出し動作は、選択トランジスタのゲートがオン状態となり画素が選択される時刻Ｔ１から、当該画素の電荷蓄積部１０３がリセットされる時刻Ｔ２までの間に、選択トランジスタ１０５からの読み出し信号ＶＳＩＧをサンプリングすることによって行われる。
蓄積電荷信号の読み出し動作終了後の時刻Ｔ３において、リセットトランジスタ１０６のゲートをオフ状態とし、時刻Ｔ４において選択トランジスタ１０５のゲートをオフ状態とする。
リセットトランジスタ１０６のゲートがオフ状態となる時刻Ｔ３から、選択トランジスタ１０５のゲートがオフ状態となる時刻Ｔ４までの間に、読み出し信号ＶＳＩＧをサンプリングすることによって、初期状態信号（ゼロレベルの基準値）が読み出される。
このシーケンスで読み出された蓄積電荷信号と初期状態信号との差分が、画像信号の正味の成分量として出力される。差分の演算方式としては相関二重サンプリング方式が最も一般的である。
このような駆動方法には、前述したように、高輝度被写体撮像時に出力レベル変動や黒沈み、さらにはこれらの現象が永久に定着するという画質低下に至る実用上大きな課題がある。
高輝度被写体撮像時においては、図７において、大量の信号電荷が電荷蓄積部１０３に流入することによって、電荷蓄積部１０３すなわちリセットトランジスタ１０６のドレインは極めて高い電圧（例えば正の電源電圧）に上昇する。
電荷蓄積動作時においては、リセットトランジスタ１０６のゲートはオフ状態にあるが、リセット動作時にリセットトランジスタ１０６のゲートがオン状態となると、リセットトランジスタ１０６のチャネルに電荷が注入され、注入された電荷は、前記高いドレイン−ソース電圧差によってチャネル内で加速され、ホットキャリアとなり、インパクトイオン化により、大量の電子―正孔対を発生する。
その結果、リセットトランジスタ１０６の周辺の基板部に大量の正孔が余剰電荷として注入され、基板部は正電圧に変動する。すなわち、リセットトランジスタ１０６がリセット動作を終了した時刻Ｔ３の直後において、読み出し信号ＶＳＩＧは正しいリセットレベルよりも前記正孔余剰電荷による正電圧変動分高い電圧であり、この電圧をサンプリングして初期状態信号（ゼロレベル）として用いると、差分後の演算によって出力される信号レベルは正しい信号レベルよりも低くなり、画像が黒側に沈み込んでしまうという現象が発生する。
一方、リセットトランジスタ１０６のゲート酸化膜内にはインパクトイオン化によって発生した大量の電子が注入され、そのスイッチング特性が劣化する。この特性劣化が不可逆なレベルまで進行すると、電荷蓄積部１０３は十分に低い電圧にリセットされず、常に信号電荷が残った状態、すなわち、出力レベルが正しいリセット出力レベルよりも正電圧側にシフトした状態となり、上述と同じように黒沈み現象が発生する。さらに、リセットトランジスタ１０６が不可逆な特性劣化に至った場合には、常に当該画素が黒沈み状態にあるように撮像されるという、黒焼き付き現象となる。
本願発明者らは、上述したような考察を経て、図７のような画素部構成を有する積層センサにおいて、高輝度被写体撮像を行う際に発生する上記出力変動や黒焼き付き現象は、積層センサに特有の現象であることを発見した。従って、積層型イメージセンサの実用化のためには本課題の解決が不可欠である。
以下では、実施の形態２として、上記課題を解決するための具体的技術を詳述する。
本発明の実施の形態２に係る固体撮像装置について図９から図１２を用いて説明する。
まず、本発明の実施の形態２に係る固体撮像装置の全体構成を説明する。
図９は、本発明の実施の形態２に係る固体撮像装置３０１の構成を示すブロック図である。この固体撮像装置３０１は、画素アレイ３０２と、行信号駆動回路３０３ａ及び３０３ｂと、増幅及びフィードバック機能を有する回路が列毎に配置された列フィードバックアンプ回路３０４と、各列に配置された列アンプとノイズキャンセラとを含むノイズキャンセラ回路３０５と、水平駆動回路３０６と、出力段アンプ３０７とを備える。
画素アレイ３０２は、行列状に配置された複数の画素３１０と、図９には示されていないが、列毎に設けられた複数の列信号線と、行毎に設けられた複数の行選択線とを含む。
列フィードバックアンプ回路３０４は、画素アレイ３０２からの出力信号を受け取り、かつ、受け取った出力信号に応じた制御信号を画素アレイ３０２にフィードバックする。よって、信号の流れの方向は図９の矢印３０９に示すように画素アレイ３０２に対して双方向となる。
図１０は、固体撮像装置３０１に含まれる、ある１つの画素３１０の信号読み出し回路４２０とその周辺回路とを示す回路図である。
列信号線４０４は、画素３１０と同じ列に配置されている、図示されていない他の複数の画素と接続されている。そして、図１０に示される構成が、各列に設けられている。
図１０に示すように、画素３１０は、光電変換部４０１と、リセットトランジスタ４０６と、ＦＤ部（フローティングディフュージョン部）４１５と、信号読み出し回路４２０とを備える。また、固体撮像装置３０１は、列信号線４０４と、比較器４０５と、比較器４０５からの出力に応じて、リセットトランジスタ４０６へ制御信号を供給する制御回路４０７と、列選択トランジスタ４１０と、列増幅回路４１１と、バイアストランジスタ４１２と、容量４１３及び４１４とを備える。ここで、列信号線４０４と、比較器４０５と、制御回路４０７と、列選択トランジスタ４１０と、列増幅回路４１１と、バイアストランジスタ４１２と、容量４１３及び４１４とは、列毎に設けられている。
比較器４０５と、制御回路４０７とは、列フィードバックアンプ回路３０４を構成している。列選択トランジスタ４１０と、列増幅回路４１１と、バイアストランジスタ４１２と、容量４１３及び４１４とは、ノイズキャンセラ回路３０５を構成している。
光電変換部４０１は、入射光を光電変換することにより、入射光量に応じた信号電荷を生成する。
信号読み出し回路４２０は、光電変換部４０１で生成された信号電荷に応じた読み出し信号ＶＳＩＧを出力する。信号読み出し回路４２０は、増幅トランジスタ４０２と、選択トランジスタ４０３とを含む。
増幅トランジスタ４０２は、光電変換部４０１で生成され、ＦＤ部４１５に蓄積された信号電荷の量に応じた大きさの読み出し信号ＶＳＩＧを生成する。ここでＦＤ部４１５は、電荷蓄積部の一例である。
選択トランジスタ４０３は、増幅トランジスタ４０２で生成された読み出し信号ＶＳＩＧを列信号線４０４へ伝達するか否かを制御する。
リセットトランジスタ４０６は、光電変換部４０１及びＦＤ部４１５をリセットするための電圧をＦＤ部４１５に印加する。
制御回路４０７は、比較器４０５からの出力に応じて、リセットトランジスタ４０６のゲートのオン／オフ状態を制御するゲート電圧ＶＲＳＴＧを、信号線４０８を介してリセットトランジスタ４０６のゲートに印加すると共に、例えば接地電位（ＧＮＤ）とＧＮＤよりも高い電位（ＶＨＩＧＨ）との間で変動可能なリセット電圧ＶＲＳＴを、信号線４０９を介してリセットトランジスタ４０６のソースに供給する。
列選択トランジスタ４１０は、読み出し信号ＶＳＩＧを列増幅回路４１１の入力端子に伝達するか否かを制御する。
バイアストランジスタ４１２、容量４１３及び４１４は直列に接続されている。バイアストランジスタ４１２は、バイアス電圧ＶＮＣＢを容量４１３に印加するか否かを制御する。
列増幅回路４１１で増幅された信号は、バイアストランジスタ４１２、容量４１３及び４１４で構成される差分回路に入力される。当該差分回路は、画像信号の正味の成分量に対応する電圧を容量４１３及び４１４間の電荷の再分配に基づく差分動作によって検出する。
図１１は、固体撮像装置３０１の３画素分の領域の構造の一例を示す断面図である。なお、実際には、画素アレイ３０２に、例えば１０００万個の画素３１０が配列されている。
図１１に示すように、固体撮像装置３０１は、マイクロレンズ５０１と、青色カラーフィルタ５０２と、緑色カラーフィルタ５０３と、赤色カラーフィルタ５０４と、保護膜５０５と、平坦化膜５０６と、上部電極５０７（第２電極）と、光電変換膜５０８と、電子ブロッキング層５０９と、電極間絶縁膜５１０と、下部電極５１１（第１電極）と、絶縁膜５１２と、給電層５１３と、ビア５１４と、基板５１８と、ウェル５１９と、ＳＴＩ領域（シャロウトレンチ分離領域）５２０と、層間絶縁層５２１とを備える。
上部電極５０７（第２電極）と、光電変換膜５０８と、電子ブロッキング層５０９と、電極間絶縁膜５１０と、下部電極５１１（第１電極）とは、光電変換部４０１を構成している。また、図１１に示す断面には、基板５１８に形成された拡散領域を用いて構成された、ＦＤ部４１５、増幅トランジスタ４０２、及びリセットトランジスタ４０６が見られる。
基板５１８は、半導体基板であり、例えばシリコン基板である。
マイクロレンズ５０１は、入射光を効率よく集光するために、固体撮像装置３０１の最表面に、画素３１０ごとに形成されている。
青色カラーフィルタ５０２、緑色カラーフィルタ５０３及び赤色カラーフィルタ５０４は、カラー画像を撮像するために形成されている。また、青色カラーフィルタ５０２、緑色カラーフィルタ５０３及び赤色カラーフィルタ５０４は、各マイクロレンズ５０１の直下、かつ保護膜５０５内に形成されている。
１０００万画素分にわたって集光ムラ及び色ムラのないマイクロレンズ５０１及びカラーフィルタ群を形成するために、これらの光学素子は平坦化膜５０６上に形成されている。平坦化膜５０６は、例えば、ＳｉＮで構成される。
上部電極５０７は、平坦化膜５０６下に画素アレイ３０２の全面にわたって形成されている。この上部電極５０７は可視光を透過する。例えば、上部電極５０７はＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）で構成される。
光電変換膜５０８は光を信号電荷に変換する。具体的には、光電変換膜５０８は、上部電極５０７の下に形成されており、高い光吸収能を有する有機分子で構成されている。光電変換膜５０８の厚さは、例えば５００ｎｍである。光電変換膜５０８は、真空蒸着法を用いて形成される。上記有機分子は波長４００ｎｍから７００ｎｍの可視光全域にわたって高い光吸収能を有する。
電子ブロッキング層５０９は、光電変換膜５０８の下に形成されており、入射光の光電変換によって発生した正孔を伝導するとともに、下部電極５１１からの電子注入を阻止する。この電子ブロッキング層５０９は、高い平坦度を有する電極間絶縁膜５１０と下部電極５１１上に形成されている。
複数の下部電極５１１は、基板５１８の上方に、行列状に配置されている。また、複数の下部電極５１１は、各々が電気的に分離して形成されている。具体的には、下部電極５１１は、電極間絶縁膜５１０間に形成されており、光電変換膜５０８で発生した正孔を収集する。この下部電極５１１は、例えばＴｉＮで構成される。また、下部電極５１１は、平坦化された厚さ１００ｎｍの絶縁膜５１２上に形成されている。
また、隣接する下部電極５１１は０．２μｍの間隙を設けて形成されている。そして、この間隙にも電極間絶縁膜５１０が埋め込まれている。
さらに、この間隙の下方、かつ絶縁膜５１２下に給電層５１３が配されている。この給電層５１３は、例えばＣｕで構成される。具体的には、給電層５１３は、隣接する下部電極５１１の間の領域であり、かつ下部電極５１１と基板５１８との間に形成されている。また、給電層５１３には、下部電極５１１とは独立した電位を供給可能である。
具体的には、光電変換部４０１が光電変換を行う露光動作時、及び信号読み出し回路４２０が読み出し信号を生成する読み出し動作時に、給電層５１３に、信号電荷を排斥するための電位が供給される。例えば、信号電荷が正孔の場合には正電圧が印加される。これにより、各画素に、隣接画素から正孔が混入することを防止できる。なお、このような電圧印加の制御は、例えば、固体撮像装置３０１が備える制御部（図示せず）により行なわれる。
給電層５１３にはビア５１４が接続されている。また、ビア５１４は、ＦＤ部４１５及び増幅トランジスタ４０２のゲート端子に接続されている。さらにＦＤ部４１５は、リセットトランジスタ４０６のソース端子に電気的に接続されている。また、リセットトランジスタ４０６のソース端子とＦＤ部４１５とは拡散領域を共有している。ＦＤ部４１５と増幅トランジスタ４０２とリセットトランジスタ４０６と、図示されてはいないが同一画素内に形成されている選択トランジスタとは全て同一のｐ型のウェル５１９内に形成されている。ウェル５１９は、基板５１８に形成されている。
また、各トランジスタは、ＳｉＯ２で構成されるＳＴＩ領域５２０によって電気的に分離されている。
このような構造から理解されるように、図１０に示す信号読み出し回路４２０は、基板５１８上に形成されており、光電変換部４０１で生成された信号電荷を下部電極５１１及びビア５１４を介してＦＤ部４１５に蓄積し、増幅トランジスタ４０２により、ＦＤ部４１５に蓄積された信号電荷の量に応じた大きさの読み出し信号ＶＳＩＧを生成する。
以下、固体撮像装置３０１の駆動方法を説明する。なお、以下に示す制御信号の生成は、例えば、固体撮像装置３０１が備える制御部（図示せず）により行われる。
図１２は、図１０に示した主要なノードの信号ＶＲＳＴ、ＶＳＥＬＥＣＴ、ＶＲＳＴＧ、ＶＳＩＧの時間変化の一例を示すタイミングチャートである。
時刻Ｔ１において、選択トランジスタ４０３のゲートにハイレベルの選択信号ＶＳＥＬＥＣＴが印加され、選択トランジスタ４０３のゲートがオン状態となることによって、増幅トランジスタ４０２で生成された読み出し信号ＶＳＩＧが列信号線４０４に出力される。比較器４０５は、読み出し信号ＶＳＩＧの大きさを所定の参照レベル電圧ＶＲＥＦと比較し、その比較結果を示す信号を制御回路４０７へ供給する。
時刻Ｔ２において、制御回路４０７はリセットトランジスタ４０６のソースに正極性のリセット電圧ＶＲＳＴ（例えば、正の電源電圧）を印加する。従って、この時、高輝度被写体の撮像によって光電変換部４０１で生成された大量の信号電荷がＦＤ部４１５に蓄積され、その結果、リセットトランジスタ４０６のドレインの電圧が正の高い値に上昇していたとしても、リセットトランジスタ４０６のソース−ドレイン間電圧は正のリセット電圧ＶＲＳＴの大きさだけ低減される。ここで、正極性のリセット電圧ＶＲＳＴは、ＦＤ部４１５が蓄積している電荷（正孔）を排斥する第１電圧の一例である。
その後、時刻Ｔ３において、制御回路４０７は、リセットトランジスタ４０６のソースにハイレベルのリセット電圧ＶＲＳＴを印加しながら、リセットトランジスタ４０６のゲートにハイレベルのゲート電圧ＶＲＳＴＧ（ターンオン電圧）を印加することによって、リセットトランジスタ４０６のゲートをオン状態とする。
本駆動方法では、あらかじめ時刻Ｔ２において、正極性のリセット電圧ＶＲＳＴの印加によってリセットトランジスタ４０６のソース−ドレイン間電圧を低く抑えているので、ゲート電圧ＶＲＳＴＧのローレベルからハイレベルへの遷移時に発生するインパクトイオン化は抑制される。従って、インパクトイオン化に伴う余剰電荷の発生も抑止され、リセットトランジスタ４０６の損傷、基板電位の変動も発生しない。また、リセットトランジスタ４０６のゲートがオン状態となった瞬間も、そのソース−ドレイン間電圧は低いため、読み出し信号ＶＳＩＧはほとんど変動しない。
その後、時刻Ｔ４において、制御回路４０７は、リセットトランジスタ４０６のゲートにハイレベルのゲート電圧ＶＲＳＴＧを印加しながら、リセット電圧ＶＲＳＴを前記第１電圧よりも低い正極性の電圧、接地電圧、又は負極性の電圧（例えば、負の電源電圧）に下げることによって、ＦＤ部４１５をリセットする。ここで、前記第１電圧よりも低い正極性の電圧、接地電圧または負極性の電圧は、ＦＤ部４１５が蓄積している電荷（正孔）を引き込む第２電圧の一例である。
光電変換によって生成された蓄積電荷信号の読み出し動作は、選択トランジスタ４０３のゲートがオン状態となり画素３１０が選択される時刻Ｔ１から、画素３１０のＦＤ部４１５がリセットされる時刻Ｔ３までの間に、読み出し信号ＶＳＩＧをサンプリングすることによって行われる。蓄積電荷信号の読み出し動作終了後の時刻Ｔ５において、リセットトランジスタ４０６のゲートをオフ状態とし、時刻Ｔ６において選択トランジスタ４０３のゲートをオフ状態とする。
リセットトランジスタ４０６のゲートがオフ状態となる時刻Ｔ５から、選択トランジスタ４０３のゲートがオフ状態となる時刻Ｔ６までの間に読み出し信号ＶＳＩＧをサンプリングすることによって、初期状態信号が読み出される。
ノイズキャンセラ回路３０５は、このようなシーケンスで読み出された蓄積電荷信号と初期状態信号との差分を算出し、算出された差分を画像信号の正味の成分量として出力する。
このような駆動方法によって、高輝度被写体撮像においてリセット時に黒沈みや黒焼き付き発生の原因となるインパクトイオン化が発生しないリセット動作が可能となる。
その結果、高輝度被写体撮像時においても、リセット時にリセットトランジスタでインパクトイオン化による余剰電荷発生を抑止し、出力レベル変動や、リセットトランジスタの特性劣化を防止し、黒沈み現象や黒焼き付き現象の発生しない高画質撮像が可能な固体撮像装置とその駆動方法が実現できる。
なお、上記説明したシーケンスにおいて、参照レベル電圧ＶＲＥＦに、例えば、リセットトランジスタ４０６においてインパクトイオン化が懸念されるレベルを判定するためのしきい値を用い、比較器４０５にて、読み出し信号ＶＳＩＧの大きさがそのような参照レベル電圧ＶＲＥＦ以下であると判定された場合は、制御回路４０７は、時刻Ｔ２およびＴ４におけるリセット電圧ＶＲＳＴの変更を抑止し、リセット電圧ＶＲＳＴをローレベルに固定したまま、リセットトランジスタ４０６のゲートのオン／オフ状態を制御してもよい。そうすれば、高輝度被写体からの光の強度が比較的弱く、前述したインパクトイオン化の懸念がない場合に、リセット電圧ＶＲＳＴのレベル変更によって消費される電力が削減できるので、固体撮像装置３０１の低消費電力化に役立つ。
さらに、制御回路４０７は、読み出し信号ＶＳＩＧの大きさからＦＤ部４１５の電圧ＶＦＤを算出し、算出された電圧ＶＦＤと等しいリセット電圧ＶＲＳＴをリセットトランジスタ４０６のソースに印加してもよい。そうすれば、インパクトイオン化を防止できる最小限の振幅でリセット電圧ＶＲＳＴを変化させることができるので、固体撮像装置３０１の低消費電力化に役立つ。
なお、上記では、制御回路４０７は、リセットトランジスタ４０６のソースに第１電圧である正の電圧を印加しながらリセットトランジスタ４０６のゲートをオン状態とし、リセットトランジスタ４０６のゲートをオン状態としながらリセットトランジスタ４０６のソースに印加する電圧を前記第１電圧よりも低い前記第２電圧に下げた。
このような駆動方法によって、ＦＤ部４１５が正孔を蓄積する場合に、リセットトランジスタ４０６におけるインパクトイオン化を防止する効果が得られる。
なお、ＦＤ部４１５が電子を蓄積する場合、制御回路４０７は、リセットトランジスタ４０６のソースに第１電圧である負の電圧を印加しながらリセットトランジスタ４０６のゲートをオン状態とし、リセットトランジスタ４０６のゲートをオン状態としながらリセットトランジスタ４０６のソースに印加する電圧を前記第１電圧よりも高い第２電圧（例えば前記第１電圧よりも高い負電圧、接地電圧、または正電圧）に上げることが望ましい。
このような駆動方法によって、ＦＤ部４１５が電子を蓄積する場合に、リセットトランジスタ４０６におけるインパクトイオン化を防止する同様の効果が得られる。
（実施の形態３）
本発明の実施の形態３に係る駆動方法について図１３を用いて説明する。
実施の形態３では、図９および図１０に示した固体撮像装置３０１によって実行される別の駆動方法が説明される。以下では、実施の形態２と同一の事項については適宜説明を省略し、異なる点を主に説明する。
図１３は、図１０に示した主要なノードの信号ＶＲＳＴ、ＶＳＥＬＥＣＴ、ＶＲＳＴＧ、ＶＳＩＧの時間変化の一例を示すタイミングチャートである。
実施の形態３の駆動方法では、時刻Ｔ１から時刻Ｔ３までの間、実施の形態１と同じシーケンスが実行される。その結果、実施の形態１と同じ、次のような効果が得られる。すなわち、あらかじめ時刻Ｔ２において、リセットトランジスタ４０６のソース−ドレイン間電圧が低く抑えられているので、ゲート電圧ＶＲＳＴＧのローからハイレベルへの遷移時に発生するインパクトイオン化は抑制される。従って、インパクトイオン化に伴う、余剰電荷の発生も抑止され、リセットトランジスタ４０６の損傷、基板電位の変動も発生しない。また、リセットトランジスタ４０６がオンとなった瞬間も、そのソース−ドレイン間電圧は低いため、ＶＳＩＧはほとんど変動しない。
実施の形態３の駆動方法では、実施の形態２の駆動方法とは異なり、時刻Ｔ３の後、リセットトランジスタ４０６のゲートがオン状態に確定した後、時刻Ｔ４までの間に、リセット電圧ＶＲＳＴをローレベルに徐々に低減する。時刻Ｔ４において、リセット電圧ＶＲＳＴが完全にローレベルとなり、ＦＤ部４１５は完全にリセットされる。時刻Ｔ４において、読み出し信号ＶＳＩＧは、初期状態信号に対応するレベルまで低下する。
このような駆動方法によれば、リセット電圧ＶＲＳＴを徐々に低減するため、リセットトランジスタ４０６のソース−ドレイン間電圧を低い値に保ったまま、ＦＤ部４１５を残留電荷が排出された初期状態に設定することが可能となる。
その後、時刻Ｔ４から時刻Ｔ６までの間、実施の形態２と同じシーケンスが実行される。蓄積電荷信号および初期状態信号の読み出し動作、並びに、ノイズキャンセラ回路３０５にて、蓄積電荷信号と初期状態信号との差分を画像信号の正味の成分量として出力する動作については、実施の形態２と同様のため、説明を省略する。
このように、本実施の形態の駆動方法によって、高輝度被写体撮像においてリセット時に黒沈みや黒焼き付き発生の原因となるインパクトイオン化が発生しないリセット動作が可能となる。
（実施の形態４）
本発明の実施の形態４に係る駆動方法について図１４を用いて説明する。
実施の形態４では、図９および図１０に示した固体撮像装置３０１によって実行される、さらに別の駆動方法が説明される。以下では、実施の形態２および３と同一の事項については適宜説明を省略し、異なる点を主に説明する。
図１４は、図１０に示した主要なノードの電圧ＶＲＳＴ、ＶＳＥＬＥＣＴ、ＶＲＳＴＧ、ＶＳＩＧの時間変化の一例を示すタイミングチャートである。実施の形態４の駆動方法は、被写体の輝度があまりにも高く、前述の駆動方法で撮像を続けると黒焼き付きの発生が懸念される場合への対策が追加される。
実施の形態２および３では、リセットトランジスタ４０６においてインパクトイオン化が懸念されるレベルを判定するための参照レベル電圧ＶＲＥＦを用いたが、実施の形態４では、撮像を続けた場合に黒焼き付きの発生が懸念されるレベルを判定するための参照レベル電圧ＶＲＥＦを用いる。すなわち、実施の形態４では、実施の形態２および３で用いる参照レベル電圧ＶＲＥＦよりも高い参照レベル電圧ＶＲＥＦを用いる。
実施の形態４の駆動方法においては、実施の形態２および３の駆動方法（図１２、図１３）とは異なり、比較器４０５にて、読み出し信号ＶＳＩＧの大きさが、撮像を続けた場合に黒焼き付きの発生が懸念されるレベルを示す参照レベル電圧ＶＲＥＦよりも大きいと判定された場合、リセット動作を終了した時刻Ｔ５の後も、リセットトランジスタのゲートにハイレベルのゲート電圧ＶＲＳＴＧ（ターンオン電圧）を持続的に印加することによりリセットトランジスタ４０６のゲートをオン状態に維持し、リセットトランジスタ４０６のソースをＧＮＤへ短絡する（リセット電圧ＶＲＳＴをローレベルで固定）。これにより、後続の撮像動作を停止するので、さらなる蓄積電荷信号および初期状態信号の読み出し動作は行われない。
このように、本実施例の駆動方法によって、高輝度被写体撮像においてリセット時に黒沈みや焼き付き発生の原因となるインパクトイオン化が発生しないリセット動作が可能になり、かつ被写体の輝度があまりにも高く、撮像を続けると黒焼き付きの発生が回避できないと想定される場合にも適切な対策がなされる。
なお、比較器４０５にて、画素３１０から読み出された読み出し信号ＶＳＩＧの大きさが、黒焼き付きの発生が懸念されるレベルよりも大きいと判定された場合、制御回路４０７は、他の画素に対してもリセット動作を持続的に行うことが望ましい。
すなわち、制御回路４０７は、同じ列に含まれる他の画素のリセットトランジスタのゲートにもターンオン電圧を持続的に印加し、当該リセットトランジスタに供給するリセット電圧をローレベルで固定してもよい。制御回路４０７はさらに、他の列に設けられた制御回路を制御することによって、他の列の画素に含まれるリセットトランジスタのゲートにターンオン電圧を持続的に印加し、当該リセットトランジスタに供給するリセット電圧をローレベルで固定してもよい。
このような構成とすることによって、被写体の輝度があまりにも高く、撮像を続けると他の画素でも黒焼き付きの発生が懸念される場合、他の画素のリセットトランジスタを、いち早く保護することができる。
以上、本発明の実施の形態に係る固体撮像装置について説明したが、本発明は、この実施の形態に限定されるものではない。例えば、制御回路４０７はさらにチップ外部からの制御信号によって、より高い自由度で制御することも可能である。
また、上記実施の形態に係る固体撮像装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
また、上記の断面図において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
また、上記実施の形態に係る、固体撮像装置、及びそれらの変形例の機能のうち少なくとも一部を組み合わせてもよい。
また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される電圧レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。また、基板の拡散領域の導電型（ｎ型及びｐ型）は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。
また、上記で示した各構成要素の材料は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、他のトランジスタを用いてもよい。
更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
本発明は、固体撮像装置に適用でき、特に高輝度入射光に対して高い信頼性が要求される固体撮像装置に適用される。本発明は、例えば、監視カメラ、ネットワークカメラ、車載カメラ、デジタルカメラ、及び携帯電話などに適用できる。
１ 半導体基板
２ エピ層
１１、１０２ 画素電極
１２、１０１、１１１、４０１ 光電変換膜（光電変換部）
１３ 透明電極
１４、１０３ 電荷蓄積領域（電荷蓄積領域）
１５、１０４、４０２ 増幅トランジスタ
１６、１０６、４０６ リセットトランジスタ
１７、１０５、４０３ 選択トランジスタ
１９ ＳＴＩ
２０ 分離領域
２１ 電荷障壁領域
２２ 電荷排出領域
２３ ゲート電極
２４ サイドウォール
２５ コンタクト配線
２６ 絶縁層
２７ ソース領域
１００ 単位画素
１０３ 電荷蓄積部
１１３ 垂直走査部
１１５ 水平走査部
１２１ アドレス制御線
１２３ リセット制御線
１２５ 電源線
１３１ 光電変換部制御線
１４１ 列信号線
１４２ 水平出力端子
１５１ 列信号処理部
３０１ 固体撮像装置
３０２ 画素アレイ
３０３ａ、３０３ｂ 行信号駆動回路
３０４ 列フィードバックアンプ回路
３０５ ノイズキャンセラ回路
３０６ 水平駆動回路
３０７ 出力段アンプ
３０９ 矢印
３１０ 画素
４０４ 列信号線
４０５ 比較器
４０７ 制御回路
４０８、４０９ 信号線
４１０ 列選択トランジスタ
４１１ 列増幅回路
４１２ バイアストランジスタ
４１３ 容量
４１５ ＦＤ部
４２０ 読み出し回路
５０１ マイクロレンズ
５０２ 青色カラーフィルタ
５０３ 緑色カラーフィルタ
５０４ 赤色カラーフィルタ
５０５ 保護膜
５０６ 平坦化膜
５０７ 上部電極
５０８ 光電変換膜
５０９ 電子ブロッキング層
５１０ 電極間絶縁膜
５１１ 下部電極
５１２ 絶縁膜
５１３ 給電層
５１４ ビア
５１８ 基板
５１９ ウェル
５２０ ＳＴＩ領域
５２１ 層間絶縁層

Claims (13)

  1. 半導体基板と、
    前記半導体基板の上方にアレイ状に配置され、各々が異なる単位画素を構成する複数の第一の電極と、
    前記複数の第一の電極の上に形成され、光を電気信号に変換する光電変換膜と、
    前記光電変換膜の上に形成された第二の電極と、
    前記複数の第一の電極のそれぞれに対応して前記半導体基板内に形成され、対応する前記第一の電極と電気的に接続され、光電変換により前記光電変換膜で生成された電荷を蓄積する第一導電型の電荷蓄積領域と、
    前記電荷蓄積領域のそれぞれの底部に接するように前記半導体基板内に形成された前記第一導電型と反対の第二導電型の電荷障壁領域と、
    前記電荷障壁領域のそれぞれの底部に接するように前記半導体基板内に形成された前記第一導電型の電荷排出領域とを備える
    固体撮像装置。
  2. 前記電荷障壁領域の不純物濃度は、前記電荷排出領域の不純物濃度より低い
    請求項１に記載の固体撮像装置。
  3. さらに、前記電荷蓄積領域の電位を初期化するＭＯＳ型トランジスタを備え、
    前記電荷蓄積領域は、前記ＭＯＳ型トランジスタのドレイン領域及びソース領域のいずれか一方に兼用され、
    前記ＭＯＳ型トランジスタのドレイン領域及びソース領域のいずれか他方は、前記第一導電型であり、
    前記半導体基板において、前記電荷蓄積領域の前記半導体基板の表面からの深さは、前記ドレイン領域及びソース領域のいずれか他方の前記半導体基板の表面からの深さより深い
    請求項１に記載の固体撮像装置。
  4. 前記電荷排出領域は、前記第二導電型の前記半導体基板と接している
    請求項１に記載の固体撮像装置。
  5. 前記電荷排出領域の電位は、変動する
    請求項１に記載の固体撮像装置。
  6. 基板と、
    前記基板の上方に形成された第１電極と、
    前記第１電極の上方に形成され、光を信号電荷に変換する光電変換膜と、
    前記光電変換膜の上方に形成された第２電極と、
    前記基板上に形成され、前記第１電極と電気的に接続され、前記第１電極から流入する電荷を蓄積する電荷蓄積部と、
    前記電荷蓄積部にドレインが電気的に接続されたリセットトランジスタと、
    前記電荷蓄積部に電気的に接続され、前記電荷蓄積部に蓄積されている電荷の量に応じた大きさの電気信号である読み出し信号を生成する信号読み出し回路と、
    前記リセットトランジスタのソースに前記電荷蓄積部に蓄積されている電荷を排斥する第１電圧を印加しながら前記リセットトランジスタのゲートに前記リセットトランジスタのゲートをオン状態とするターンオン電圧を印加し、前記ゲートに前記ターンオン電圧を印加しながら前記ソースに印加する電圧を前記第１電圧から前記電荷蓄積部に蓄積されている電荷を引き込む第２電圧に変更する制御回路とを備える
    固体撮像装置。
  7. 前記制御回路は、前記ソースに印加する電圧を、前記第１電圧と前記第２電圧との間の中間的な電圧を経由しながら、前記第１電圧から前記第２電圧まで、前記リセットトランジスタのゲートがオン状態とされる期間内にゲートパルスの立ち上がりまたは立下りに要する時間以上の長い時間で変化させる
    請求項６に記載の固体撮像装置。
  8. 前記固体撮像装置は、さらに、
    前記読み出し信号を第１参照レベルと比較する比較器を備え、
    前記制御回路は、前記比較器により、前記読み出し信号の大きさが前記第１参照レベル以下であると判定される場合、前記ソースに印加する電圧の変更を抑止し、前記ソースに印加する電圧を前記第２電圧に固定したまま前記ゲートに前記ターンオン電圧を印加する
    請求項６または７に記載の固体撮像装置。
  9. 前記比較器は、さらに、前記読み出し信号を、前記第１参照レベルよりも大きい第２参照レベルと比較し、
    前記制御回路は、前記比較器により、前記読み出し信号の大きさが前記第２参照レベルよりも大きいと判定される場合、前記ソースに前記第１電圧を印加しながら前記ゲートに前記ターンオン電圧を印加し、前記ゲートに前記ターンオン電圧を印加しながら前記ソースに印加する電圧を前記第１電圧から前記第２電圧に変更した後、前記ゲートに前記ターンオン電圧を持続的に印加する
    請求項８に記載の固体撮像装置。
  10. 前記第１電極は、複数の部分に電気的に分離して形成され、
    前記電荷蓄積部を含む複数の電荷蓄積部、前記リセットトランジスタを含む複数のリセットトランジスタ、前記信号読み出し回路を含む複数の信号読み出し回路、前記制御回路を含む複数の制御回路、および前記比較器を含む複数の比較器が、前記第１電極の前記複数の部分の各々に対応して設けられ、
    前記複数の制御回路のうちの１つの制御回路は、対応する比較器により、対応する読み出し信号が前記第２参照レベルよりも大きいと判定される場合、他の制御回路を制御することにより、他の制御回路に対応するリセットトランジスタのゲートにも前記ターンオン電圧を持続的に印加する
    請求項９に記載の固体撮像装置。
  11. 前記電荷蓄積部は、前記電荷として正孔を蓄積し、
    前記制御回路は、前記リセットトランジスタのソースに前記第１電圧である正の電圧を印加しながら前記リセットトランジスタのゲートをオン状態とし、前記リセットトランジスタのゲートをオン状態としながら前記リセットトランジスタのソースに印加する電圧を前記第１電圧よりも低い前記第２電圧に下げる
    請求項６から９のいずれか１項に記載の固体撮像装置。
  12. 前記電荷蓄積部は、前記電荷として電子を蓄積し、
    前記制御回路は、前記リセットトランジスタのソースに前記第１電圧である負の電圧を印加しながら前記リセットトランジスタのゲートをオン状態とし、前記リセットトランジスタのゲートをオン状態としながら前記リセットトランジスタのソースに印加する電圧を前記第１電圧よりも高い前記第２電圧に上げる
    請求項６から９のいずれか１項に記載の固体撮像装置。
  13. 固体撮像装置の駆動方法であって、
    前記固体撮像装置は、
    基板と、
    前記基板の上方に形成された第１電極と、
    前記第１電極の上方に形成され、光を信号電荷に変換する光電変換膜と、
    前記光電変換膜の上方に形成された第２電極と、
    前記基板上に前記第１電極と電気的に接続して形成され、前記第１電極から流入する電荷を蓄積する電荷蓄積部と、
    前記電荷蓄積部にドレインが電気的に接続されたリセットトランジスタと、
    前記電荷蓄積部に電気的に接続され、前記電荷蓄積部に蓄積されている電荷の量に応じた大きさの電気信号である読み出し信号を生成する信号読み出し回路と、
    前記リセットトランジスタのソースおよびゲートに各独立した電圧を印加する制御回路と、
    を備え、
    前記駆動方法は、
    前記制御回路が、前記リセットトランジスタのソースに前記電荷蓄積部に蓄積されている電荷を排斥する第１電圧を印加しながら前記リセットトランジスタのゲートに前記リセットトランジスタのゲートをオン状態とするターンオン電圧を印加するステップと、
    前記制御回路が、前記ゲートに前記ターンオン電圧を印加しながら前記ソースに印加する電圧を前記第１電圧から前記電荷蓄積部に蓄積されている電荷を引き込む第２電圧に変更するステップとを含む
    固体撮像装置の駆動方法。
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