(第1の実施形態)
図1は、固体撮像素子1000の構成例を示すためのブロック図である。固体撮像素子1000は、複数の画素100が二次元状に配された画素アレイ110、行駆動回路120、垂直信号線130、信号処理部140、列選択回路150、出力アンプ170および定電流源180を含む。
図1においては、4行×4列の画素100を持つ場合を示しているが、画素アレイ110に含まれる画素100の数はこれに限られない。
行駆動回路120は、複数の画素100を行単位で制御する回路であって、例えばシフトレジスタやアドレスデコーダを含む。本実施形態において、行駆動回路120は信号pRes(M)、PADD(M)、Va(M)、Vb(M)およびpSEL(M)を出力する。Mは、行を表す数字である。行駆動回路120は、後述する駆動容量を介して、画素100が有する画素電極の電位を制御する、画素電極制御手段として機能する。
同じ列に属する複数の画素100は、共通の垂直信号線130に接続されている。画素100から出力された信号は、垂直信号線130を介して信号処理部140に伝達される。
信号処理部140は、それぞれが画素アレイ110の列毎に設けられた複数の列信号処理部を含む。各列信号処理部は、ノイズを低減するためのCDS回路、信号を増幅するための増幅器、信号を保持するためのサンプルホールド回路などを備えても良い。列信号処理部は、列選択回路150から供給される信号CSEL(N)によって選択されると信号を出力し、出力された信号は出力アンプ170に伝達される。Nは、列を表す数字である。
画素100のある断面における構造例を図2に示す。本実施形態において、画素100は2個の光電変換部PC1およびPC2を持つ。さらに、2個の光電変換部PC1およびPC2は、後述する増幅トランジスタ403および選択トランジスタ404を共有する。画素アレイ110は、シリコン基板(Si基板)300と、Si基板300の上に設けられた下部絶縁層301および下部絶縁層301中に配された配線層302を含む。Si基板300上には、MOSトランジスタが形成され、MOSトランジスタに電源を供給するための配線ならびに、MOSトランジスタを制御するための信号を伝達するための配線も配線層302に含まれる。配線層302に含まれる配線の一部は、Si基板300に形成された不図示の信号読み出し回路と画素電極303とを接続する。画素電極303の上には層間絶縁層304と、光電変換層305、ブロッキング層306、対向電極307、カラーフィルタ層308および複数のマイクロレンズを持つマイクロレンズ層309が設けられる。本実施形態において、1個の画素100に2個の画素電極303a、303bが設けられる一方、対向電極307は、複数の光電変換部に対して共通に設けられている。また1つのマイクロレンズにより集光された光が複数の光電変換部に入射する構造となっている。カラーフィルタ層308におけるカラーフィルタの配列は、ベイヤ配列を用いることができる。1個の画素100に設けられた2個の画素電極303a、303bは互いに独立して制御可能な部分電極であるとも言える。
同一のマイクロレンズに対応して設けられた2個の画素電極303a、303bは、互いから距離d離れて配置されて、2個の光電変換部を構成する。図では示していないが、隣接する画素の画素電極どうしは、距離dよりも大きい距離D離れて配置してもよい。ある画素の画素電極303aは、この画素の別の画素電極303bとは距離dだけ離れて設けられるとともに、隣接する画素の画素電極303bに対して距離Dだけ離れて設けられる。このように画素電極を配置することで、ある画素に入射した光に応じて生成された電荷が、隣接する画素の光電変換部に蓄積されることを抑制できる。各画素がカラーフィルタを持つ場合には、混色を低減する効果が得られる。
画素電極303の上に設けられた層間絶縁層304は、画素電極303と光電変換層305との間で電子およびホールが通過することを阻止するための層であって、たとえば水素化アモルファス窒化シリコン(a-SiN:H)で形成される。層間絶縁層304の厚さは、トンネル効果による電子およびホールの通貨が生じない程度の厚さに設定される。具体的には、50nm以上の厚さにすることが好ましい。
画素電極303の上に、層間絶縁層304を介して設けられた光電変換層305は、入射光を受けると電子-ホール対を生成する、光電変換能力を備える層である。光電変換層305を構成する材料として、真性の(イントリンシックな)水素化アモルファスシリコン(a-Si:H)、化合物半導体や有機半導体を用いることができる。化合物半導体の例としては、BN、GaAs、GaP、AlSb、GaAlAsPなどのIII-VI化合物半導体やCdSe、ZnS、HdTeなどのII-IV化合物半導体が挙げられる。また、有機半導体の例としては、フラーレン、クマリン6(C6)、ローダミン6G(R6G)、キナクリドン、亜鉛フタロシアニン(ZnPc)等のフタロシアニン系材料、ナフタロシアニン系材料が挙げられる。
さらに、光電変換層305には、上述の化合物半導体を原材料とした量子ドット膜を用いることができる。非晶質シリコン膜、有機半導体膜、量子ドット膜は、薄膜の形成が容易であるため、好適である。
イントリンシックな半導体は、キャリア密度が少ないため、これを光電変換層305に用いることで、広い空乏層幅を実現できるという点で優れているが、N-型やP-型の半導体を用いても良い。
光電変換層305の上には、ブロッキング層306が設けられる。本実施形態のブロッキング層306は、対向電極307から光電変換層305にホールが注入されることを阻止する機能を有する層であって、例えばN+型の水素化アモルファスシリコンが用いられる。本例では、ホールが注入されることを阻止するためにN+型a-SiHを用いるが、電子が注入されることを阻止する場合には、P+型a-SiHを用いればよい。ブロッキング層306としては、電子とホールのうち、どちらか一方の導電型のキャリアが、対向電極307から光電変換層305に注入されることを阻止することが求められる。ブロッキング層306には、光電変換層305に用いる半導体材料のP型あるいはN型の半導体を用いることができる。この場合には、ブロッキング層306に用いられる半導体中の不純物濃度が、光電変換層305に用いられる半導体中の不純物濃度よりも高くする。
光電変換層305の上にブロッキング層306を介して設けられた対向電極307は、マイクロレンズ層309およびカラーフィルタ層308を介して入射した光を光電変換層305に透過するような材料で形成される。具体的にはITOのようにインジウムおよびスズを含む化合物、酸化物などが用いられる。
対向電極307とマイクロレンズ層309との間に、さらに、光透過性層を設けてもよい。マイクロレンズ層309、カラーフィルタ層308および光透過性層は、マイクロレンズ層309の焦点が光電変換層305にあるように設計することが好ましい。光透過性層には参加Siや窒化シリコンのような無機物で形成されても良いし、有機物で形成されても良い。
図3は、本実施形態に係る画素100の等価回路図である。画素100は、ブロッキング層306、光電変換層305、層間絶縁層304からなる光電変換部PC1、PC2と信号読み出し回路400とを含む。
信号読み出し回路400は、リセットトランジスタ401、駆動容量402、増幅トランジスタ403、選択トランジスタ404、および切り替えスイッチ405を含む。リセットトランジスタ401aの一方の主ノードにはリセット電圧が供給され、他方の主ノードは、光電変換部PC1の画素電極303aと接続される。リセットトランジスタ401aの他方の主ノードと、画素電極303aとの共通ノードをノードN1とする。リセットトランジスタ401aの制御ノードには、リセット信号pRES1が供給される。駆動容量402aの一方のノードにはバイアス電圧Vaが印加され、他方のノードはノードN1に接続される。ノードN1は、切り替えスイッチ405を介して増幅トランジスタ403の制御ノードに接続される。この増幅トランジスタ403の制御ノードをノードN2とする。切り替えスイッチ405は、信号pADDによって制御される。光電変換部PC2の画素電極303bはノードN2に接続される。ノードN2にはさらに、リセットトランジスタ401bと駆動容量402bが接続される。リセットトランジスタ401bの制御ノードには、リセット信号pRES2が供給される。駆動容量402bの一方のノードにはバイアス電圧Vbが印加され、他方のノードはノードN2に接続される。光電変換部PC2は、画素電極303bを介してノードN2に接続される。増幅トランジスタ403の一方の主ノードには固定電圧が印加され、他方の主ノードは選択トランジスタ404を介して垂直信号線130に接続される。選択トランジスタ404の制御ノードには、画素選択信号pSELが供給される。画素内アンプとしての増幅トランジスタ403は、選択トランジスタ404がオンすると、定電流源180とともにソースフォロワ回路として動作し、ノードN1の電位に応じた電圧出力が、画素100からの画素信号として信号処理部に入力される。ノードN1は、画素内アンプの入力部である。画素内アンプはソースフォロワ回路に限らず、ソース接地増幅回路としても良いし、複数のトランジスタで構成されるインバータや差動増幅器などでも良い。
次に、本実施形態に係る画素100から信号を読み出す動作について説明する。ここでは簡単のために、切り替えスイッチ405がオフ状態にあるときに、光電変換部PC2から信号を読み出す場合を説明する。図4は、信号読み出し動作を説明するための、光電変換部のポテンシャル図である。同図において、下に行くほど電子に対するポテンシャルが下がる。図中、左から対向電極307(ノードN2に相当)、光電変換層305、層間絶縁層304、画素電極303bの順に各領域のポテンシャルの様子が描かれている。ここでは、説明を簡単にするために、ブロッキング層306は省略した。同図において、黒い丸は電子を表し、白い丸はホールを表す。
本実施形態において、リセット電圧は1[V]であり、上部電極に印加される光電変換部駆動バイアス電圧Vsは3[V]であるとする。さらに、バイアス電圧Vbは不図示の制御回路によって5[V]または0[V]に切り替え可能であるとする。ここで挙げる数字は例示的なものなので、バイアス電圧の値は限定されない。
画素100の読み出し動作は、下記のa)~f)の動作を行うことによって実現される。
a)蓄積前リセット
b)光電荷蓄積
c)蓄積後リセット
d)N信号読み
e)電荷転送
f)S信号読み
以下では、上記の各ステップについて詳細に説明を行う。
a)蓄積前リセット
バイアス電圧Vbを0[V]に設定した状態で、リセットトランジスタ401bをオン状態にすることでノードN2を1[V]にリセットする。その後、リセットトランジスタ401bをオフ状態にすると、リセットトランジスタの動作に伴うkTCノイズ(kTC1)が発生する。これにより、ノードN2、すなわち画素電極303の電位が1[V]+kTC1になる(図4(a))。
b)光電荷蓄積
光電変換層305に光が入射した状態で、蓄積前リセットが完了すると、光電荷蓄積動作が開始する。光電荷蓄積を行っている期間中、バイアス電圧Vbは0[V]に維持される。このため、画素電極303bの電位は、3[V]の電圧が印加された対向電極307に対して負の電位になる。したがって、光電変換層305中の電子は対向電極307の方に導かれて、ブロッキング層306を介して対向電極307から排出される。一方、ホールは画素電極303の方に導かれる。なお、ブロッキング層306があるため、対向電極307から光電変換層305への注入は行われない(図4(b-1))。
光電変換層305が入射光を吸収すると、入射光量に応じて電子-ホール対が発生する。発生した電子は、対向電極307から排出される一方で、発生したホールは光電変換層305内を移動して、層間絶縁層304との界面に達する。しかし、ホールは層間絶縁層304内には移動できないため、光電変換層305内に蓄積される(図4(b-2))。こうして蓄積されるホールが、入射光に基づく信号電荷として用いられる。光電変換層305内に蓄積されたホールによって、ノードN2の電位がVpだけ上昇し、ノードN1の電位は1[V]+kTC1+Vp1となる。
c)蓄積後リセット
リセットトランジスタ401bを一時的にオンして、ノードN2を1[V]にリセットする。リセットトランジスタ401bの動作に伴ってノイズ(kTC2)が発生するので、ノードN2の電位は1[V]+kTC2となる。蓄積前リセットで生じたノイズkTC1と蓄積後リセットで生じるノイズkTC2とは、互いに相関のない、いわゆるランダムノイズ成分である。
なお、リセットトランジスタ401bによりノードN2をリセットしても、光電変換層305に蓄積されたホールは光電変換層305に留まる(図4(c))。
d)N信号読み出し
選択トランジスタ404をオンし、この時のノードN2の電位に応じた信号が垂直信号線130に出力される。出力された信号は例えば列信号処理部によって保持される。
e)電荷転送
バイアス電圧Vbを0[V]から5[V]に変化させる。これにより、ノードN2の電位が変動する。この電位の変動量は、光電変換部の容量と駆動容量402bの容量値の比で決まる。仮に、光電変換部の容量値をC1、駆動容量402bの容量値をC2とし、バイアス電圧Vbの正の変化量をΔVbとすると、ノードN2の電位の変動量ΔVN2は、次式で表される。
ΔVN2=ΔVb×C1/(C1+C2) ・・・(1)
本実施形態において、駆動容量402bの容量値C1が光電変換部の容量値C2の4倍であるとすると、バイアス電圧Vbを5[V]変化させた時のノードN2の電位の変動量は4[V]となる。
ノードN2の電位が4[V]だけ上昇して、5[V]+kTC2となると、ノードN2の電位と対向電極307の電位とが逆転するこの結果、光電変換層305中のポテンシャルの傾きが逆転する(図4(e-1))。これにより、電子が対向電極307からブロッキング層306を介して光電変換層305に注入される。また、光電変換層305に蓄積されていたホールは対向電極307の方へと導かれ、ブロッキング層306内で電子と再結合して消滅する。この結果、光電変換層305内に蓄積されていたホールはすべて光電変換層305から排出される。つまり、光電変換層305が完全空乏化されることによる完全転送が行われる(図4(e-2))。
次に、バイアス電圧Vbを再び0[V]にすると、ノードN2の電位は対向電極307の電位に対して負になるため、バイアス電圧Vbが5[V]であったときに光電変換層305に注入されていた電子がブロッキング層306を介して光電変換層305から排出される。こうして排出される電子の量と、光電変換層305に注入されていた電子の量とは理想的には等しくなるので、信号の読み出しには影響しない。バイアス電圧Vbを0[V]にすることで、ノードN2の電位も1[V]+kTC2に戻ろうとするが、対向電極307と光電変換層305との間にブロッキング層306が設けられているために、光電変換層305へのホールの注入が行われない。そのため、光電荷蓄積動作によって光電変換層305に蓄積されていたホールによる信号は、光信号成分Vpとして残るので、ノードN2の電位は1[V]+kTC2+Vpとなる。
f)S信号読み
選択トランジスタ404をオンし、この時のノードN2の電位に応じた信号が垂直信号線130に出力される。出力された信号は例えば列信号処理部によって保持される。本ステップにおいて得られる信号と、d)のN信号読みによって得られた信号とを差分処理すると、ノイズ成分であるkTC2が相殺されるので、結果として光信号成分Vpに相当する信号が得られる。
選択トランジスタ404は、N信号読み以降、オン状態に維持しても良い。
以上の動作により、画素信号を読み出すことができる。
次に、光電変換部で生じた電荷に基づく画素信号を読み出さずに、電荷を排出する場合の動作を説明する。ここでも、切り替えスイッチ405がオフ状態にある場合の光電変換部PC2のみの動作に着目して説明する。
図5は、電荷排出動作を説明するための、光電変換部のポテンシャル図である。同図において、下に行くほど電子に対するポテンシャルが下がる。図中、左から対向電極307、光電変換層305、層間絶縁層304、画素電極303bの順に各領域のポテンシャルの様子が描かれている。ここでは、説明を簡単にするために、ブロッキング層306は省略した。同図において、黒い丸は電子を表し、白い丸はホールを表す。
図4を用いて説明した、画素信号の読み出し動作との相違点は、図4に示した(b-1)および(b-2)の光電荷蓄積期間に、駆動容量402bに印加されるバイアスVbを5[V]とする点である(図5(b-1)、図5(b-2))。駆動容量402bにバイアス電圧Vb=5[V]を印加した状態では、画素電極は対向電極に対して正の電位が与えられている。そのため、光電変換層305に光が入射すると、発生したホールは画素電極-対向電極間の電界によって対向電極へと導かれて排出される。
一方、光電変換層305で発生した電子は画素電極-対向電極間の電界によって層間絶縁層304の方へと導かれるが、光電変換層305と層間絶縁層304との界面に蓄積される。しかし、蓄積された電子は、図5(c)の工程で画素電極303bの電位をリセットトランジスタ401bによって1[V]にリセットすることにより、対向電極から排出される。この結果、入射光に応じて光電変換層305内で発生した電荷は、ホールも電子も対向電極から排出されるので、光信号成分Vpが0になる。
本実施形態における固体撮像素子1000の動作の一例を説明する。図6は、いわゆるローリングシャッタ動作を行った際の、画素アレイのうちのn行目と(n+1)行目の画素に係る動作に係るタイミング図である。ここでは、n行目の画素からは2個の光電変換部PC1、PC2に基づく画素信号を読み出し、(n+1)行目の画素からは2個のうちの一方の光電変換部PC2のみに基づく画素信号を読み出す動作を説明する。このため、(n+1)行目の画素については、切り替えスイッチ405がオフ状態に保たれる。
各行の信号読み出しに係る期間は、水平ブランキング期間HBLNKと水平走査期間HSCANに大別できる。HBLNK、HSCANならびに信号およびバイアス電圧に付したカッコ内の数字は、画素アレイ内の行を示す数字である。例えばHBLNK(n)は、画素アレイ内のn行目の画素に係る水平ブランキング期間であることを意味する。また、信号pRES1とpRES2は信号pRESと同じであるものとする。
n行目の画素の水平ブランキング期間であるHBLNK(n)の開始前に、n行目の画素の光電変換部PC1、PC2には、光電変換によって発生した電荷が蓄積された状態、すなわち、図4(b-1)の状態にあるものとする。
時刻t1に、信号pSEL(n)、pRES(n)、pADD(n)がハイ(H)レベルになる。この他の信号は、Va(n+1)以外はロー(L)レベルである。これにより、n行目の画素が選択された状態になり、n行目の画素からの信号が垂直信号線130に現れるようになる。さらに、信号pADD(n)および信号pRES(n)がHレベルになることで、ノードN1とN2とが短絡され、このノードが1[V]にリセットされる。つまり、図4(b-2)に示した状態となる。
時刻t2から信号pTNを一時的にHレベルにすると、この時のノードN2の電位に応じた信号が信号処理部140にサンプルホールドされる。すなわち、N信号読み出しが行われる。
時刻t3からバイアス電圧Va(n)、Vb(n)を一時的にHレベルにすることで、光電変換部PC1、PC2に蓄積された電荷量に応じてノードN2の電位が変動する。これは、図4(e-1)、(e-2)の電荷転送動作である。
時刻t4から信号pTSを一時的にHレベルとすると、この時のノードN2の電位に応じた信号が信号処理部140にサンプルホールドされる。すなわち、S信号読み出しが行われる。この時に読み出されるS信号は、同一のマイクロレンズ下に設けられた2個の光電変換部PC1、PC2に基づく信号であるので、撮像用信号として利用できる。
時刻t5に信号pRES(n)がHレベルになると、ノードN2が再び1[V]にリセットされる。つまり、図4(a)に示す蓄積前リセットが行われた状態になる。
時刻t6に信号pSEL(n)、pADD(n)がローレベルになると、n行目の画素の選択状態が解除されるとともに、ノードN1とN2とが電気的に切断される。
その後、水平走査期間HSCAN(n)が開始すると、時刻t7に信号PHSTがHレベルになる。これを受けて、列選択回路150は列信号処理部の走査を開始する。列選択回路150は、不図示のクロック信号に同期して動作するので、列信号処理部からの信号は出力アンプ170から順次出力される。
列選択回路150による走査が終了した後、時刻t8にバイアス電圧Va(n+1)がローレベルになる。これにより、光電変換部PC1で生じた電荷が蓄積される状態になる。
時刻t9に、信号pSEL(n+1)とpRES(n+1)がHレベルになる。これにより、n行目の画素が選択された状態になり、n+1行目の画素からの信号が垂直信号線130に現れるようになる。さらに、信号pRES(n+1)がHレベルになることで、ノードN2が1[V]にリセットされる。
時刻t10から信号pTNを一時的にHレベルにすると、この時のノードN2の電位に応じた信号が信号処理部140にサンプルホールドされる。すなわち、N信号読み出しが行われる。
時刻t11からバイアス電圧Va(n+1)、Vb(n+1)を一時的にHレベルにすることで、光電変換部PC1に蓄積された電荷量に応じてノードN1の電位が変動するとともに、光電変換部PC2に蓄積された電荷量に応じてノードN2の電位が変動する。これは、図4(e-1)、(e-2)の電荷転送動作である。
時刻t12から信号pTSを一時的にHレベルとすると、この時のノードN2の電位に応じた信号が信号処理部140にサンプルホールドされる。すなわち、S信号読み出しが行われる。この時に読み出されるS信号は、同一のマイクロレンズ下に設けられた2個の光電変換部PC1、PC2のうちのPC2のみに基づく信号であるので、位相差検出用信号として利用できる。
時刻t13に信号pRES(n+1)がHレベルになると、ノードN1およびN2が再び1[V]にリセットされる。つまり、図4(a)に示す蓄積前リセットが行われた状態になる。
時刻t14に信号pSEL(n+1)がローレベルになると、n+1行目の画素の選択状態が解除される。
その後、水平走査期間HSCAN(n+1)が開始すると、時刻t15にバイアス電圧Va(n+1)がHレベルになり、光電変換部PC1がホールを蓄積しない状態に再びなる。
また、時刻t15に信号PHSTがHレベルになる。これを受けて、列選択回路150は列信号処理部の走査を開始する。列選択回路150は、不図示のクロック信号に同期して動作するので、列信号処理部からの信号は出力アンプ170から順次出力される。
以上で説明したように、n行目の画素については、同一マイクロレンズに対応して設けられた2個の光電変換部に基づく画素信号を読み出して、撮像用信号とする。その一方で、(n+1)行目の画素については、同一マイクロレンズに対応して設けられた2個の光電変換部のうちの一方のみに基づく画素信号を読み出している。位相差検出は、ある画素からは光電変換部PC1のみに、別の画素はPC2のみに基づく画素信号を読み出すようにして、2つの画素信号の差分処理を行うことで実現できる。そこで、ある画素は図2において左側の光電変換部をPC2とし、ある画素は図2の右側の光電変換部をPC2になるように配置しても良い。
固体撮像素子1000の動作は、上述した動作に限定されず、どの画素から撮像用信号を読み出し、どの画素から位相差検出用信号を読み出すのかは、例えば静止画を撮影する場合と動画を撮影する場合とで切り替えたり、画素信号を読み出す画素の数に応じて切り替えたりしても良い。
以上で説明した通り、本実施形態によれば、撮像用信号と位相差検出用信号とを得ることができる。本実施形態に係る画素は、互いに独立に制御される2個の部分電極、(ここでは画素電極303)を備えることにより、この画素を撮像用画素としても位相差検出用画素としても用いることができる。このようにすることで、特許文献1とは異なり、位相差検出用画素の位置を動的に変更することが可能となる。さらに、特許文献1に記載の構造では、位相差検出用画素の一部を覆うように遮光膜を設けていたために、撮像用画素とでは光学的な特性が異なるおそれがあった。これに対して、本実施形態に係る画素によれば、位相差検出用画素として用いられる画素も、撮像用画素として用いられる画素も光学的な特性を同等にできるという利点がある。
(第2の実施形態)
図7は、本実施形態に係る画素アレイ110を示した図である。ここでは、4行×4列の画素が配列された場合を説明する。
ここでは、左から1列目と右から1列目の画素を撮像用画素として固定的に用い、間にある2列の画素を位相差検出用画素と撮像用画素とのどちらかに切り替えて用いる例を説明する。
左から1列目と右から1列目の各画素100aは、図3に示した構成において、信号pADDをHレベルに固定したり、切り替えスイッチ405の制御ノードを電源に固定したりすることで、撮像用画素として動作させる。
左から2列目の各画素100bは、図中左側が光電変換部PC2になるようにし、右から2列目の各画素100cは、図中右側が光電変換部PC2になるようにする。これにより、左から2列目と右から2列目とで、位相差検出動作が実現できる。
左から2列目と右から2列目の画素は、動作モードに応じて、撮像用画素として動作させても良い。例えば、動画撮影時には位相差検出用画素として動作させ、静止画撮影時には撮像用画素として動作させることができる。また、例えばユーザの操作によって、画素100bおよび100cを位相差検出用画素として動作させるか撮像用画素として動作させるかを切り替えるようにしても良い。
(第3の実施形態)
図8に、本実施形態に係る固体撮像素子の構成例を示す。図1に示した固体撮像素子と共通する要素については同じ符号を付している。以下では、図1の構成との相違点を中心に説明する。
本実施形態に係る固体撮像素子は、図1に示した固体撮像素子とは、各画素100が、光電変換部毎に独立した信号読み出し回路400a、400bを持つ点と、画素アレイの1列につき2本の垂直信号線130a、130bが設けられている点で異なる。
図9は、本実施形態に係る画素100の構成例を示すための等価回路図である。図3に示した画素100から切り替えトランジスタをなくし、増幅トランジスタおよび選択トランジスタをそれぞれ追加した構成となっている。光電変換部PC1に対しては信号読み出し回路400aが設けられ、信号読み出し回路400aの出力は、垂直信号線130aに供給される。信号読み出し回路400aは、増幅トランジスタ403a、選択トランジスタ404a、リセットトランジスタ401a、および駆動容量402aを含む。増幅トランジスタ403aは、選択トランジスタ404aがオンすると、垂直信号線130aに設けられた定電流源180aとともにソースフォロワ回路として動作する。同様に、光電変換部PC2に対しては信号読み出し回路400bが設けられ、信号読み出し回路400bの出力は、垂直信号線130bに供給される。信号読み出し回路400bは、増幅トランジスタ403b、選択トランジスタ404b、リセットトランジスタ401b、および駆動容量402bを含む。増幅トランジスタ403bは、選択トランジスタ404bがオンすると、垂直信号線130bに設けられた定電流源180bとともにソースフォロワ回路として動作する。
本実施例では、画素アレイ110の各列に2本の垂直信号線130a、130bが設けられているため、同一の画素100内に設けられた2個の光電変換部PC1、PC2に基づく信号を並行して読み出すことができる。そのため、信号読み出し回路400aおよび400bは共通の信号によって制御される。
図10は、本実施形態に係る画素100の断面図である。図から明らかなように、同一のマイクロレンズの下に設けられた2個の光電変換部のそれぞれに対して、信号読み出し回路が設けられている。
図11は、本実施形態に係る動作を説明するためのタイミング図である。本実施形態においても、ローリングシャッタ動作を例にとって説明する。図6に示した動作とは、n行目も(n+1)行目も2個の光電変換部に基づく信号を読み出している点にある。
本実施形態では、時刻t4に、2個の光電変換部のそれぞれに基づく信号が、列信号処理部にサンプルホールドされる。これらの信号から、時刻t2に列信号処理部にサンプルホールドされた信号との差分を取ることで、CDS(相関二重サンプリング;Correlated Double Sampling)処理が行える。差分処理後の信号を加算すると、2個の光電変換部に基づく信号が得られるので、これを撮像用信号として利用できる。一方、差分処理後の信号のそれぞれは、位相差検出用信号として利用できる。したがって、撮像用信号を取得しつつ位相差検出を行うことができる。
時刻t12でサンプルホールドされる信号についても同様である。
本実施形態についても、第1の実施形態と同様に、画素が、互いに独立に制御される2個の画素電極303を備えることにより、撮像用画素としても位相差検出用画素としても用いることができる。このようにすることで、位相差検出用画素の位置を動的に変更することが可能となる。さらに、本実施形態によれば、各画素が信号読み出し回路を持つことで、位相差検出用信号と撮像用信号とが並行して得られる。
(第4の実施形態)
図12は、本実施例に係る固体撮像素子の構成例を示すためのブロック図である。以下では、第1の実施形態との相違点を中心に説明する。
図1に示した固体撮像素子とは、各画素100の2個の対向電極307a、307bならびに1個の画素電極303を持つ点と、切り替えスイッチ405を持たない点で異なる。さらに、駆動容量に与えられるバイアス電圧は固定のバイアス電圧である点でも相違する。第1の実施形態では、互いに独立して制御可能な部分電極として、各画素が2個の画素電極を持つ例を説明したが、本実施形態では、互いに独立して制御可能な部分電極として、2個の対向電極を用いる。
2個の対向電極307a、307bは、それぞれ独立に制御できるように構成されており、行駆動回路120は、2個の対向電極307a、307bに対してバイアス電圧Vsa、Vsbを供給する。一方、画素電極303は、2個の光電変換部に対して共通である。
図13は、本実施形態に係る画素100の断面図である。図2では、1個の画素には1個の対向電極307が設けられていたのに対して、本実施形態では、各画素は2個の対向電極307a、307bを持つ。また、図2では、2個設けられていた画素電極303a、303bが、本実施形態では1個の画素電極303として共通化されている。これに伴って、切り替えスイッチ405がなくなったほか、2個あったリセットトランジスタ401a、401bも1個になっている。本実施形態においては、各画素は、画素電極303と対向電極307a、307bとで構成される光電変換部PC1、PC2を持つ。
同一のマイクロレンズに対応して設けられた2個の対向電極307a、307bは、互いから距離d離れて配置されて、2個の光電変換部を構成する。図では示していないが、隣接する画素の対向電極どうしは、距離dよりも大きい距離D離れて配置してもよい。ある画素の対向電極307aは、この画素の別の対向電極307bとは距離dだけ離れて設けられるとともに、隣接する画素の対向電極307bに対して距離Dだけ離れて設けられる。このように対向電極を配置することで、ある画素に入射した光に応じて生成された電荷が、隣接する画素の光電変換部に蓄積されることを抑制できる。各画素がカラーフィルタを持つ場合には、混色を低減する効果が得られる。カラーフィルタは、例えば対向電極とマイクロレンズとの間に設けられる。さらに、カラーフィルタと対向電極307との間であって、隣接する2個の画素間に、遮光膜を設けることで、混色をさらに抑制できる。また、カラーフィルタとマイクロレンズとの間には、保護層を設け、カラーフィルタを形成したことで生じる段差を低減しても良い。
図14は、本実施形態に係る画素100の等価回路図である。本実施形態において、駆動容量103の一方のノードはノードN1に接続され、他方のノードは接地電位に固定される。また、対向電極307aおよび307bには、それぞれバイアス電圧VsaおよびVsbが供給される。
図15は、本実施形態に係る信号読み出し動作を説明するための光電変換部のポテンシャル図である。ここでは、簡単のために1個の光電変換部PC1に着目して動作を説明する。
画素100の読み出し動作は、下記のa)~f)の動作を行うことによって実現される。
a)蓄積前リセット
b)光電荷蓄積
c)蓄積後リセット
d)N信号読み
e)電荷転送
f)S信号読み
以下では、上記の各ステップについて詳細に説明を行う。
a)蓄積前リセット
対向電極307に5[V]のバイアス電圧Vsaを与えた状態で、リセットトランジスタ401をオン状態にすることでノードN1を3[V]にリセットする。その後、リセットトランジスタ401bをオフ状態にすると、リセットトランジスタの動作に伴うkTCノイズ(kTC1)が発生する。これにより、ノードN1、すなわち画素電極303の電位が3[V]+kTC1になる(図15(a))。
b)光電荷蓄積
光電変換層305に光が入射した状態で、蓄積前リセットが完了すると、光電荷蓄積動作が開始する。光電荷蓄積を行っている期間中、バイアス電圧Vsaは5[V]に維持される。このため、画素電極303bの電位は、3[V]の電圧が印加された対向電極307に対して負の電位になる。したがって、光電変換層305中の電子は対向電極307の方に導かれて、ブロッキング層306を介して対向電極307から排出される。一方、ホールは画素電極303の方に導かれる。なお、ブロッキング層306があるため、対向電極307から光電変換層305への注入は行われない(図15(b-1))。
光電変換層305が入射光を吸収すると、入射光量に応じて電子-ホール対が発生する。発生した電子は、対向電極307から排出される一方で、発生したホールは光電変換層305内を移動して、層間絶縁層304との界面に達する。しかし、ホールは層間絶縁層304内には移動できないため、光電変換層305内に蓄積される(図15(b-2))。こうして蓄積されるホールが、入射光に基づく信号電荷として用いられる。光電変換層305内に蓄積されたホールによって、ノードN2の電位がVpだけ上昇し、ノードN1の電位は3[V]+kTC1+Vp1となる。
c)蓄積後リセット
リセットトランジスタ401を一時的にオンして、ノードN1を3[V]にリセットする。リセットトランジスタ401の動作に伴ってノイズ(kTC2)が発生するので、ノードN2の電位は3[V]+kTC2となる。蓄積前リセットで生じたノイズkTC1と蓄積後リセットで生じるノイズkTC2とは、互いに相関のない、いわゆるランダムノイズ成分である。
なお、リセットトランジスタ401によりノードN1をリセットしても、光電変換層305に蓄積されたホールは光電変換層305に留まる(図15(c))。
d)N信号読み出し
選択トランジスタ404をオンし、この時のノードN1の電位に応じた信号が垂直信号線130に出力される。出力された信号は例えば列信号処理部によって保持される。
e)電荷転送
対向電極307aに与えられるバイアス電圧Vsaを5[V]から0[V]に変化させる。これにより、ノードN1の電位が変動する。この電位の変動量は、光電変換部の容量と駆動容量402の容量値の比で決まる。仮に、光電変換部の容量値をC1、駆動容量402の容量値をC2とし、バイアス電圧Vsaの正の変化量をΔVbとすると、ノードN1の電位の変動量ΔVN1は、次式で表される。
ΔVN1=ΔVsa×C1/(C1+C2) ・・・(1)
本実施形態において、駆動容量402の容量値C1が光電変換部の容量値C2の4倍であるとすると、バイアス電圧Vsaを5[V]変化させた時のノードN1の電位の変動量は4[V]となる。
ノードN1の電位が4[V]だけ上昇して、5[V]+kTC2となると、ノードN1の電位と対向電極307aの電位とが逆転するこの結果、光電変換層305中のポテンシャルの傾きが逆転する(図15(e-1))。これにより、電子が対向電極307からブロッキング層306を介して光電変換層305に注入される。また、光電変換層305に蓄積されていたホールは対向電極307aの方へと導かれ、ブロッキング層306内で電子と再結合して消滅する。この結果、光電変換層305内に蓄積されていたホールはすべて光電変換層305から排出される。つまり、光電変換層305が完全空乏化されることによる完全転送が行われる(図15(e-2))。
次に、バイアス電圧Vsaを再び5[V]にすると、ノードN1の電位は対向電極307の電位に対して負になるため、バイアス電圧Vsaが0[V]であったときに光電変換層305に注入されていた電子がブロッキング層306を介して光電変換層305から排出される。こうして排出される電子の量と、光電変換層305に注入されていた電子の量とは理想的には等しくなるので、信号の読み出しには影響しない。バイアス電圧Vsaを5[V]にすることで、ノードN1の電位も3[V]+kTC2に戻ろうとするが、対向電極307と光電変換層305との間にブロッキング層306が設けられているために、光電変換層305へのホールの注入が行われない。そのため、光電荷蓄積動作によって光電変換層305に蓄積されていたホールによる信号は、光信号成分Vpとして残るので、ノードN1の電位は3[V]+kTC2+Vpとなる。
f)S信号読み
選択トランジスタ404をオンし、この時のノードN1の電位に応じた信号が垂直信号線130に出力される。出力された信号は例えば列信号処理部によって保持される。本ステップにおいて得られる信号と、d)のN信号読みによって得られた信号とを差分処理すると、ノイズ成分であるkTC2が相殺されるので、結果として光信号成分Vpに相当する信号が得られる。
選択トランジスタ404は、N信号読み以降、オン状態に維持しても良い。
以上の動作により、画素信号を読み出すことができる。
図18は、本実施形態に係る電荷排出動作を説明するための、光電変換部のポテンシャル図である。同図において、下に行くほど電子に対するポテンシャルが下がる。図中、左から対向電極307a、光電変換層305、層間絶縁層304、画素電極303の順に各領域のポテンシャルの様子が描かれている。ここでは、説明を簡単にするために、ブロッキング層306は省略した。同図において、黒い丸は電子を表し、白い丸はホールを表す。
図15を用いて説明した、画素信号の読み出し動作との相違点は、図15に示した(b-1)および(b-2)の光電荷蓄積期間に、対向電極307aに印加されるバイアスVsaを0[V]とする点である(図16(b-1)、図16(b-2))。対向電極307aにバイアス電圧Vsa=0[V]を印加した状態では、画素電極は対向電極に対して正の電位となる。そのため、光電変換層305に光が入射すると、発生したホールは画素電極-対向電極間の電界によって対向電極へと導かれて排出される。
一方、光電変換層305で発生した電子は画素電極-対向電極間の電界によって層間絶縁層304の方へと導かれるが、光電変換層305と層間絶縁層304との界面に蓄積される。しかし、蓄積された電子は、図5(c)の工程で画素電極303の電位をリセットトランジスタ401によって3[V]にリセットすることにより、対向電極から排出される。この結果、入射光に応じて光電変換層305内で発生した電荷は、ホールも電子も対向電極から排出されるので、光信号成分Vpが0になる。
本実施形態における固体撮像素子1000の動作の一例を説明する。図17は、いわゆるローリングシャッタ動作を行った際の、画素アレイのうちのn行目と(n+1)行目の画素に係る動作に係るタイミング図である。ここでは、n行目の画素からは2個の光電変換部PC1、PC2に基づく画素信号を読み出し、(n+1)行目の画素からは2個のうちの一方の光電変換部PC2のみに基づく画素信号を読み出す動作を説明する。
n行目の画素の水平ブランキング期間であるHBLNK(n)の開始前に、n行目の画素の光電変換部PC1、PC2には、光電変換によって発生した電荷が蓄積された状態、すなわち、図15(b-1)の状態にあるものとする。
時刻t1に、信号pSEL(n)、pRES(n)がHレベルになる。これにより、n行目の画素が選択された状態になり、n行目の画素からの信号が垂直信号線130に現れるようになるとともに、ノードN1が3[V]にリセットされる。つまり、図15(b-2)に示した状態となる。
時刻t2から信号pTNを一時的にHレベルにすると、この時のノードN1の電位に応じた信号が信号処理部140にサンプルホールドされる。すなわち、N信号読み出しが行われる。
時刻t3からバイアス電圧Vsa(n)、Vsb(n)を一時的にLレベルにすることで、光電変換部PC1、PC2に蓄積された電荷量に応じてノードN1の電位が変動する。これは、図15(e-1)、(e-2)の電荷転送動作である。
時刻t4から信号pTSを一時的にHレベルとすると、この時のノードN1の電位に応じた信号が信号処理部140にサンプルホールドされる。すなわち、S信号読み出しが行われる。この時に読み出されるS信号は、同一のマイクロレンズ下に設けられた2個の光電変換部PC1、PC2に基づく信号であるので、撮像用信号として利用できる。
時刻t5に信号pRES(n)がHレベルになると、ノードN1が再び3[V]にリセットされる。つまり、図15(a)に示す蓄積前リセットが行われた状態になる。
時刻t6に信号pSEL(n)がローレベルになると、n行目の画素の選択状態が解除される。
その後、水平走査期間HSCAN(n)が開始すると、時刻t7に信号PHSTがHレベルになる。これを受けて、列選択回路150は列信号処理部の走査を開始する。列選択回路150は、不図示のクロック信号に同期して動作するので、列信号処理部からの信号は出力アンプ170から順次出力される。
時刻t8にバイアス電圧Vsa(n+1)がHレベル(ここでは5[V])になるまでは、光電変換部で発生した電荷が光電変換層に蓄積されずに排出される状態にある。
時刻t9に、信号pSEL(n+1)とpRES(n+1)がHレベルになる。これにより、n行目の画素が選択された状態になり、n+1行目の画素からの信号が垂直信号線130に現れるようになる。さらに、信号pRES(n+1)がHレベルになることで、ノードN1が3[V]にリセットされる。
時刻t10から信号pTNを一時的にHレベルにすると、この時のノードN2の電位に応じた信号が信号処理部140にサンプルホールドされる。すなわち、N信号読み出しが行われる。
時刻t11からバイアス電圧Vsa(n+1)、Vsb(n+1)を一時的にLレベルにすることで、光電変換部PC1およびPC2に蓄積された電荷量に応じてノードN1の電位が変動する。これは、図15(e-1)、(e-2)の電荷転送動作である。光電変換部PC1は、時刻t8までは電荷を蓄積しない状態にあるため、光電変換部PC1による信号成分への寄与は、時刻t8から時刻t11までに蓄積された電荷のみとなる。
時刻t12から信号pTSを一時的にHレベルとすると、この時のノードN1の電位に応じた信号が信号処理部140にサンプルホールドされる。すなわち、S信号読み出しが行われる。この時に読み出されるS信号は、同一のマイクロレンズ下に設けられた2個の光電変換部PC1、PC2のうちのPC2のみに基づく信号であるので、位相差検出用信号として利用できる。
時刻t13に信号pRES(n+1)がHレベルになると、ノードN1が再び3[V]にリセットされる。つまり、図15(a)に示す蓄積前リセットが行われた状態になる。
時刻t14に信号pSEL(n+1)がローレベルになると、n+1行目の画素の選択状態が解除される。
その後、水平走査期間HSCAN(n+1)が開始すると、時刻t15にバイアス電圧Va(n+1)がHレベルになり、光電変換部PC1がホールを蓄積しない状態に再びなる。
また、バイアス電圧Vsa(n+1)がローレベルになった後、時刻t15に信号PHSTがHレベルになる。これを受けて、列選択回路150は列信号処理部の走査を開始する。列選択回路150は、不図示のクロック信号に同期して動作するので、列信号処理部からの信号は出力アンプ170から順次出力される。
以上で説明したように、n行目の画素については、同一マイクロレンズに対応して設けられた2個の光電変換部に基づく画素信号を読み出して、撮像用信号とする。その一方で、(n+1)行目の画素については、同一マイクロレンズに対応して設けられた2個の光電変換部のうちの一方のみに基づく画素信号を読み出して、位相差検出用信号としている。
第1の実施形態と同様に、固体撮像素子1000の動作は、上述した動作に限定されず、どの画素から撮像用信号を読み出し、どの画素から位相差検出用信号を読み出すのかは、例えば静止画を撮影する場合と動画を撮影する場合とで切り替えたり、画素信号を読み出す画素の数に応じて切り替えたりしても良い。
以上で説明した通り、本実施形態によれば、撮像用信号と位相差検出用信号とを得ることができる。本実施形態に係る画素は、互いに独立に制御される2個の部分電極(ここでは対向電極307)を備えることにより、この画素を撮像用画素としても位相差検出用画素としても用いることができる。このようにすることで、特許文献1とは異なり、位相差検出用画素の位置を動的に変更することが可能となる。さらに、特許文献1に記載の構造では、位相差検出用画素の一部を覆うように遮光膜を設けていたために、撮像用画素とでは光学的な特性が異なるおそれがあった。これに対して、本実施形態に係る画素によれば、位相差検出用画素として用いられる画素も、撮像用画素として用いられる画素も光学的な特性を同等にできるという利点がある。
(第5の実施形態)
図18に、本実施形態に係る固体撮像素子の構成例を示す。図1に示した固体撮像素子と共通する要素については同じ符号を付している。以下では、図1の構成との相違点を中心に説明する。
本実施形態に係る固体撮像素子は、各画素100が2個の対向電極307a、307bを持つ点で、図1に示した固体撮像素子と異なる。そのため、行駆動回路120は、各行の画素に対して、駆動容量に印加するバイアスVa、Vbに加えて、対向電極に印加するバイアスVsa、Vsbを供給する構成になっている。2個の対向電極307a、307bは、それぞれ画素電極303a、303bとで光電変換層を挟むように向き合って配置されることで、2個の光電変換部PC1、PC2を構成する。言い換えると、本実施形態においては、画素電極303および対向電極307がそれぞれ互いに独立して制御可能な部分電極を含んで成る。
図19は、画素100の構成例を示すための等価回路図である。図3では、対向電極307に印加されるバイアス電圧がVsのみだったのに対して、本実施形態では、2個の光電変換部PC1およびPC2に対して独立のバイアス電圧Vsa、Vsbを与えられるように構成されている。
図20は、画素100の構成例を示すための断面図である。図2との相違点は、対向電極307が対向電極307a、307bに分離されている点のみである。分離された対向電極307aと307bの間には、例えば絶縁部材や遮光部材を設けることで、2個の光電変換部の間のクロストークを抑制できる。
図21は、本実施形態に係る固体撮像素子の動作を説明するためのタイミング図である。本実施例では、ローリングシャッタを行い、n行目の画素からは2個の光電変換部に基づく画素信号を得る一方、(n+1)行目の画素からは2個の光電変換部のうちの一方に基づく画素信号を得る。
本実施形態において、対向電極に印加されるバイアス電圧Vsa、Vsb以外の信号は、図6に示したものと同じである。バイアス電圧Vsa、Vsbは、図17に示したものと同じである。このようにすることで、n行目の画素からは2個の光電変換部に基づく画素信号を得る一方、(n+1)行目の画素からは2個の光電変換部のうちの一方に基づく画素信号を得ることができる。
本実施形態に係る画素は、互いに独立に制御される2個の画素電極303および2個の対向電極307を備えることにより、この画素を撮像用画素としても位相差検出用画素としても用いることができる。このようにすることで、特許文献1とは異なり、位相差検出用画素の位置を動的に変更することが可能となる。さらに、特許文献1に記載の構造では、位相差検出用画素の一部を覆うように遮光膜を設けていたために、撮像用画素とでは光学的な特性が異なるおそれがあった。これに対して、本実施形態に係る画素によれば、位相差検出用画素として用いられる画素も、撮像用画素として用いられる画素も光学的な特性を同等にできるという利点がある。
(第6の実施形態)
図22は、本実施形態に係る固体撮像素子の構成例を示すためのブロック図である。図18に示した固体撮像素子は、4行×4列の画素100のすべてが、2個の対向電極307a、307bを持つ。これに対して、本実施形態では、図示した画素のうち、(m+1)列目および(m+2)列目の画素は、2個の対向電極307a、307bを持つが、m列目および(m+3)列目の画素は1個の対向電極307を持つように構成されている。さらに、図18においては、各画素が持つ2個の対向電極307a、307bは画素アレイ内で並進対称の関係にあったが、本実施形態では、(m+1)列目および(m+2)列目の画素が持つ対向電極307a、307bは、線対称の関係にある。
図23に、m列目および(m+3)列目の画素の断面図を示す。図示の通り、1個の画素電極303と1個の対向電極307を備え、この両者で光電変換層305を挟むことによって1個の光電変換部PCを構成している。
図24は、m列目および(m+3)列目の画素の等価回路図である。図3に示した画素の構成から、リセットトランジスタ401b、駆動容量402b、および切り替えスイッチ405をなくした構成となる。
(m+1)列目の画素は、図14に示した等価回路図と同じになる。(m+2)列目の画素は、図14に示した等価回路図において、光電変換部PC1にはバイアス電圧Vsbを供給し、光電変換部PC2にはバイアス電圧Vsaを供給する構成となる。
本実施形態に係る動作を、図25のタイミング図をさらに参照しながら説明する。
n行目の各画素からは、撮像用信号が得られる。m列目および(m+3)列目は、図17に示したn行目の動作と同様の動作を行うが、本実施形態では画素が1個の光電変換部しか持たない点で相違する。(m+1)列目および(m+2)列目の画素からは、図17に示したn行目の動作と同様の動作を行うことで、2個の光電変換部PC1、PC2に蓄積された電荷に基づく信号が得られる。
図25は、本実施形態に係る動作を説明するためのタイミング図である。(n+1)行目については、m列目および(m+3)列目の画素は、n行目と同様に撮像用信号が得られる。(m+1)列目は、図22における右側、(m+2)列目は図22における左側の光電変換部に基づく信号が読み出される。(m+1)列目の画素の左側の光電変換部、(m+2)列目の画素の右側の光電変換部に基づく信号は読み出されることなく対向電極から排出される。このようにすることで、(m+1)および(m+2)列目の画素から得られた信号は、位相差検出用信号として用いられる。
(n+2)行目以降については、位相差検出に必要な精度に応じて、n行目と同じ動作を行うか、または(n+1)行目と同じ動作を行うのかを設定すればよい。つまり、本実施形態によれば、撮像用信号のみを得る行と、位相差検出用信号を得る行とを動的に切り替えることができる。
本実施形態によっても、画素の一部が、互いに独立に制御される2個の部分電極(ここでは対向電極307)を備えることにより、この画素を撮像用画素としても位相差検出用画素としても用いることができる。このようにすることで、特許文献1とは異なり、位相差検出用画素の位置を動的に変更することが可能となる。さらに、特許文献1に記載の構造では、位相差検出用画素の一部を覆うように遮光膜を設けていたために、撮像用画素とでは光学的な特性が異なるおそれがあった。これに対して、本実施形態に係る画素によれば、位相差検出用画素として用いられる画素も、撮像用画素として用いられる画素も光学的な特性を同等にできるという利点がある。
(第7の実施形態)
図26は、本実施形態に係る画素の断面構造を説明するための図である。上述の各実施形態と異なるのは、複数の光電変換部が積層されている点にある。図を簡略化するために、図26には層間絶縁層304およびブロッキング層306を示していない。
図26には、3個の光電変換部PC1、PC2、PC3が半導体基板からマイクロレンズに向かう方向に順に積層された構成を示す。光電変換部PC1は、光電変換部PC1aとPC1bを含んでなる。各光電変換層305a、305b、305cの間に介在する各層に、光透過性を有する材料を用いることで、このような構成とすることができる。光電変換部PC3の画素電極303と光電変換部PC2の対向電極307との間には層間絶縁層INSが設けられている。同様に、光電変換部PC2の画素電極303と光電変換部PC1の対向電極307との間には層間絶縁層INSが設けられている。さらに、光電変換部PC3の対向電極307とマイクロレンズ309との間に層間絶縁層INSを備えている。
3層の光電変換部のうち、最上層は入射光の青色成分を吸収し、2層目が緑色成分を吸収し、最下層が赤色成分を吸収するように各光電変換層305の膜厚を設定すると、同一のマイクロレンズに入射した光から、カラーフィルタを設けることなくB、G、Rの信号成分を得ることができる。
本実施形態において、光電変換部PC2、PC3は画素電極および対向電極を1個ずつ有し、光電変換部PC1は、1個の対向電極と2個の画素電極303a、303bを備える。つまり、3層のうちのマイクロレンズに近い2層の光電変換部からは撮像用信号を取得し、最下層の光電変換部PC1からは位相差検出用信号を取得できる構成になっている。
各光電変換層に対応して、信号読み出し回路が設けられる。信号読み出し回路は、先の各実施形態で説明したものを適用しても良いし、別の構成の信号読み出し回路を用いても良い。
図27に、信号読み出し回路の構成例を示す。図27(a)は、3個の光電変換部PC1~PC3のうちの光電変換部PC2、PC3に対応する信号読み出し回路の等価回路図である。図9に示した構造のうちの一方の光電変換部および信号読み出し回路の構成に転送トランジスタ406が設けられた構成である。図27(b)は、3個の光電変換部PC1に対応する信号読み出し回路の等価回路図である。図3に示した構造から一方の光電変換部と、リセットトランジスタ401b、駆動容量402b、および切り替えスイッチ405をなくし、転送トランジスタ406a、406bが設けられた構成である。なお、各光電変換部に対応して設けられた信号読み出し回路の出力は、互いに異なる垂直信号線に接続される。先述の各実施形態と同様に、画素アレイ110の同一の列に設けられた各画素は、垂直信号線を共有する。
図28に、本実施形態に係るタイミング図を示す。本実施形態では、光電変換部PC2、PC3からは撮像用信号を読み出し、光電変換部PC1からは位相差検出用信号と撮像用信号とを読み出す動作を説明する。
時刻t1に、信号pSEL(n)と信号pRES(n)がHレベルになる。これにより、n行目の画素が選択状態になるとともに、ノードN1がリセット状態になる。ノードN1がリセットされた後の信号を列信号処理部でサンプルホールドすることで、先述のN信号読み動作を行う。
時刻t2に信号pTX1(n)および信号pTXA1(n)がHレベルになり、その後、時刻t3に駆動容量に供給するバイアス電圧Va(n)をHレベルにすると、光電変換部PC2、PC3および光電変換部PC1aに蓄積された電荷量に応じた信号がそれぞれ増幅トランジスタ403から出力される。増幅トランジスタ403から出力された信号を列信号処理部でサンプルホールドすることで、先述のS信号読み動作を行う。光電変換部PC2およびPC3については、N信号読みで得られた信号との差分を取ることにより、ノイズが低減された撮像用信号が得られる。一方、光電変換部PC1aについては、N信号読みで得られた信号との差分を取ることにより、ノイズが低減された位相差検出用信号が得られる。
時刻t4に信号pTXB1(n)がHレベルになり、その後、時刻t5にバイアス電圧Va(n)をHレベルにすると、光電変換部PC1bに蓄積された電荷に基づく信号が、光電変換部PC1aに蓄積された電荷に基づく信号に重畳される。つまり、光電変換部PC1aおよびPC1bに蓄積された電荷の総和に基づく信号であるので、増幅トランジスタ403から出力される信号は、撮像用信号としても利用できる。この信号を列信号処理部でサンプルホールドする。さらに、信号pTXA1(n)がローレベルになった後であって、時刻t4の前にサンプルホールドされた信号との差分を取ることにより、光電変換部PC1bのみに蓄積された電荷に基づく信号を算出できる。これにより、光電変換部PC1からは撮像用信号と位相差検出用信号の両方を得ることができる。
(n+1)行目以降に係る動作も、n行目と同様の動作なので、説明を省略する。
図29は、本実施形態に係る信号読み出し回路の別の構成例を示す図である。図29(a)は、3個の光電変換部PC1~PC3のうちの光電変換部PC2、PC3に対応する信号読み出し回路の等価回路図である。図29(b)は、3個の光電変換部PC1に対応する信号読み出し回路の等価回路図である。なお、各光電変換部に対応して設けられた信号読み出し回路の出力は、互いに異なる垂直信号線に接続される。先述の各実施形態と同様に、画素アレイ110の同一の列に設けられた各画素は、垂直信号線を共有する。
図29(a)に示す信号読み出し回路は、転送トランジスタ406および駆動容量がノードN1に接続されておらず、第2転送トランジスタ407を介してノードN1に接続されるという点で、図27(a)の構成とは異なる。
同様に、図29(b)に示す信号読み出し回路は、転送トランジスタ406a、406bおよび駆動容量がノードN1に接続されておらず、それぞれが第2転送トランジスタ407a、407bを介してノードN1に接続されるという点で、図27(b)の構成とは異なる。
次に、図30をさらに参照しながら、図29に示す信号読み出し回路の動作を説明する。
時刻t1に信号pRES(n)、pRES(n)がHレベルになるとともに、信号pTX2(n)およびpTXA2(n)がHレベルになる。これにより、ノードN1がリセットされる。ノードN1がリセットされた後の信号を列信号処理部でサンプルホールドすることで、先述のN信号読み動作を行う。
時刻t2に信号pTX1(n)およびpTXA1(n)がHレベルになり、その後、駆動容量に供給するバイアス電圧Va(n)が時刻t3から一時的にHレベルになると、光電変換部PC2、PC3および光電変換部PC1aに蓄積された電荷量に応じた電圧が駆動容量402に保持される。
時刻t4に信号PTX2(n)、PTXA2(n)がHレベルになると、駆動容量402がノードN1に接続される。これにより、駆動容量402に保持された電圧に対応する信号が増幅トランジスタ403から出力される。増幅トランジスタ403から出力された信号を列信号処理部でサンプルホールドすることで、先述のS信号読み動作を行う。光電変換部PC2およびPC3については、N信号読みで得られた信号との差分を取ることにより、ノイズが低減された撮像用信号が得られる。一方、光電変換部PC1aについては、N信号読みで得られた信号との差分を取ることにより、ノイズが低減された位相差検出用信号が得られる。
これに引き続いて行われる、水平ブランキング期間HBLNK(n+1)の動作では、信号pTXA1、pTXA2がローレベルを保つ代わりに、信号pTXB1、pTXB2が、水平ブランキング期間HBLNK(n)における信号pTXA1、pTXA2と同じ波形となる。これにより、光電変換部PC1については、光電変換部PC1bのみに基づく信号が読み出される。この信号は位相差検出用信号として用いられるとともに、HBLNK(n)に光電変換部PC1aから読み出される信号と加算することで、撮像信号として用いることができる。すなわち、本実施形態によれば、3個の光電変換部PC1~PC3のうちのすべてから撮像用信号を取得しつつ、最下層の光電変換部PC1からは位相差検出信号も取得できる。
なお、PC2、PC3に基づく撮像用信号は、この動作の間に2回読み出されるが、水平ブランキング期間HBLNK(n)に読み出される信号のみを用いて画像を形成しても良いし、水平ブランキング期間HBLNK(n+1)に読み出される信号を加算して画像を形成しても良い。
図31は、本実施形態に係る、信号読み出し回路の配置例を示すための平面模式図である。光電変換部PC1に対応する信号読み出し回路400-1は、光電変換部PC2、PC3に対応する信号読み出し回路400-2、400-3よりも素子数が多いため、図31(a)に示すように、より大きな面積となる。なお、信号読み出し回路の配置と、画素電極303a、303bの配置とは自由に決められる。例えば、図31(b)に示すように、画素電極303aが信号読み出し回路400-1と信号読み出し回路400-2を覆うように配置し、画素電極303bが信号読み出し回路400-1と信号読み出し回路400-3を覆うように配置してもよい。
本実施形態では、3個の光電変換部PC1~PC3を半導体基板からマイクロレンズに向かう方向に積層した構成を説明したが、光電変換部の数は3に限らず、2個でも良いし、4個以上であっても良い。
また、本実施形態では、最下層の光電変換部のみから位相差検出用信号を得る場合を例示したが、その他の層からも位相差検出用信号を取得しても良い。ただし、位相差検出を行うためには、入射した光が光電変換層305の対向電極307側の界面もしくは光電変換層305の内部に焦点を結ぶようにマイクロレンズが設計されることが好ましい。そのため、マイクロレンズに最も近い光電変換部を用いて位相差検出用信号を取得することは難しいので、マイクロレンズに最も近い光電変換部を除く光電変換部から位相差検出用信号を取得用にすることが好ましい。
本実施形態においても、画素が互いに独立に制御される2個の対向電極307を備えることにより、この画素を撮像用画素としても位相差検出用画素としても用いることができる。このようにすることで、特許文献1とは異なり、位相差検出用画素の位置を動的に変更することが可能となる。さらに、特許文献1に記載の構造では、位相差検出用画素の一部を覆うように遮光膜を設けていたために、撮像用画素とでは光学的な特性が異なるおそれがあった。これに対して、本実施形態に係る画素によれば、位相差検出用画素として用いられる画素も、撮像用画素として用いられる画素も光学的な特性を同等にできるという利点がある。
(第8の実施形態)
図32に、本実施形態に係る画素の断面構造を示す。図26との違いは、積層された3個の光電変換部に対して、1個の信号読み出し回路が設けられた点にある。
図33に本実施形態に係る信号読み出し回路の等価回路図を示す。図33(a)は、図27の信号読み出し回路と類似の回路で、複数の光電変換部PC1~PC3に対して、共通の増幅トランジスタ403が設けられている点で図27の信号読み出し回路と相違する。図33(b)は、図29の信号読み出し回路と類似の回路で、複数の光電変換部PC1~PC3に対して、共通の増幅トランジスタ403が設けられている点で図29の信号読み出し回路と相違する。このように構成することで、第7の実施形態で説明した構成に比べて信号読み出し回路の規模を低減することができるので、画素アレイの多画素化ならびに画素の微細化に有利である。
図34は、信号読み出し回路400として、図33(a)に示した構成を用いた場合に、3層の光電変換部から信号を読み出す動作を説明するためのタイミング図である。
まずは、光電変換部PC2に基づく信号を読み出す。時刻t1に、信号pSEL(n)、pRES(n)がHレベルになり、増幅トランジスタ403のゲートノードN1がリセットされる。信号pRES(n)がLレベルに変化した後、列信号処理部によって、垂直信号線130に出力された信号をサンプルホールドする。
時刻t2に信号pTX11(n)がHレベルになり、信号pTX11(n)がHレベルを維持している間の時刻t3に、駆動容量402に印加されるバイアス電圧VaがHレベルになる。これにより、光電変換部PC2に蓄積された電荷に基づく信号が垂直信号線130に出力されるので、この信号を列信号処理部でサンプルホールドする。本実施形態においても、ノードN1をリセットしたことで得られる信号との差分を取ることにより、ノイズが低減された信号が得られる。
時刻t4から、光電変換部PC1に基づく信号の読み出しが開始する。時刻t4に、信号pRES(n)がHレベルになることで、ノードN1が再びリセットされる。これによって垂直信号線130に出力された信号を列信号処理部でサンプルホールドする。
時刻t5から信号pTX12(n)およびバイアス電圧Vaが順次Hレベルになると、光電変換部PC1aに蓄積された電荷に基づく信号が垂直信号線130に出力される。垂直信号線130に出力された信号を列信号処理部でサンプルホールドする。
時刻t6から信号pTX13(n)およびバイアス電圧Vaが順次Hレベルになると、光電変換部PC1bに蓄積された電荷量に応じて、ノードN1の電位が変化する。この結果、光電変換部PC1aおよびPC1bに蓄積された電荷の和に基づく信号が垂直信号線130に出力される。垂直信号線130に出力された信号を列信号処理部でサンプルホールドする。先の実施例で説明したのと同様に、時刻t5から時刻t6までの間にサンプルホールドされた信号を位相差検出用信号として利用し、時刻t6からの動作で読み出された信号を撮像用信号として利用できる。さらに、両者の差分を取ることにより、光電変換部PC1bに蓄積された電荷のみに基づく位相差検出用信号も得られる。
時刻t7から、光電変換部PC3に基づく信号を読み出す。この動作は、光電変換部PC2に基づく信号を読み出す動作と同様なので、説明を省略する。
以上により、積層された光電変換部PC1~PC3から個別の信号を読み出すことができる。
図35は、信号読み出し回路400として、図33(b)に示した構成を用いた場合に、3層の光電変換部から信号を読み出す動作を説明するためのタイミング図である。本実施形態では、各光電変換部に蓄積された電荷を対応する駆動容量に同時に転送し、その後、順次増幅トランジスタから信号を出力する。以下では、ノードN1に付随する容量の容量値は、各駆動容量の容量値に対して十分に小さいものとする。
時刻t1に、信号pSEL(n)、pRES(n)がHレベルになり、増幅トランジスタ403のゲートノードN1がリセットされる。信号pRES(n)がLレベルに変化した後、列信号処理部によって、垂直信号線130に出力された信号をサンプルホールドする。時刻t1に、信号pTX21(n)、pTX22(n)、pTX23(n)、pTX24(n)もHレベルになることから、駆動容量402a~402dもリセットされる。
時刻t2から、信号pTX11(n)、pTX12(n)、pTX13(n)、pTX14(n)がHレベルになり、信号pTX11(n)、pTX12(n)、pTX13(n)、pTX14(n)がHレベルを維持している間に駆動容量へのバイアス電圧VaがHレベルになることで、各光電変換部に蓄積された電荷に基づく電圧が対応する駆動容量402a~dに保持される。
その後、時刻t3に信号pTX21(n)がHレベルになると、駆動容量402aに保持された電荷に応じて、ノードN1の電位が変動する。この結果増幅トランジスタから出力される信号を、列信号処理部によってサンプルホールドする。これは、光電変換部PC2に基づく信号である。
次に、時刻t4に信号pTX22(n)がHレベルになると、駆動容量402bに保持された電荷に応じて、ノードN1の電位が変動する。この結果増幅トランジスタから出力される信号を、列信号処理部によってサンプルホールドする。これは、光電変換部PC1aに基づく信号である。時刻t4には、光電変換部PC2に基づく電荷がノードN1に保持されているが、ノードN1に付随する容量の容量値が、各駆動容量の容量値よりも十分に小さいため、信号pTX22(n)をHレベルにする前にノードN1をリセットしなくてもよい。ノードN1に付随する容量の容量値が、各駆動容量の容量値に対して無視できない程度に大きい場合には、信号pTX22をHレベルにする前に、ノードN1をリセット必要がある。
この後、pTX23(n)、pTX24(n)が順次Hレベルになり、増幅トランジスタ403から出力された信号が列信号処理部によってサンプルホールドされる。
以上により、積層された光電変換部PC1~PC3から個別の信号を読み出すことができる。
なお、信号を読み出す順番は図34および35に示した順番に限られず、光電変換部PC1に基づく信号を、光電変換部PC2、PC3に基づく信号に先立って読み出しても良い。
本実施形態においても、第7の実施形態と同じく、マイクロレンズに最も近い光電変換部PC3を除く光電変換部を用いて位相差検出用信号を取得することが好ましい。また、本実施形態においても、2層あるいは4層以上の光電変換部を有する構成としても良い。
本実施形態によっても、第7の実施形態と同じ効果が得られるとともに、積層された光電変換部に蓄積された電荷の総量に基づく信号が読み出せるという利点がある。
(第9の実施形態)
図36は、撮像システムの構成例を示す図である。撮像システム800は、例えば、光学部810、固体撮像素子1000、映像信号処理部830、記録・通信部840、タイミング制御部850、システム制御部860、及び再生・表示部870を含む。撮像装置820は、固体撮像素子1000及び映像信号処理部830を有する。固体撮像素子1000は、先の各実施形態で説明した固体撮像素子が用いられる。
レンズ等の光学系である光学部810は、被写体からの光を固体撮像素子1000の、複数の画素が2次元状に配列された画素アレイ110に結像させ、被写体の像を形成する。固体撮像素子1000は、タイミング制御部850からの信号に基づくタイミングで、画素アレイ110に結像された光に応じた信号を出力する。固体撮像素子1000から出力された信号は、映像信号処理部である映像信号処理部830に入力され、映像信号処理部830が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理部830での処理によって得られた信号は画像データとして記録・通信部840に送られる。記録・通信部840は、画像を形成するための信号を再生・表示部870に送り、再生・表示部870に動画や静止画像を再生・表示させる。記録・通信部840は、また、映像信号処理部830からの信号を受けて、システム制御部860と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
システム制御部860は、撮像システムの動作を統括的に制御するものであり、光学部810、タイミング制御部850、記録・通信部840、及び再生・表示部870の駆動を制御する。また、システム制御部860は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部860は、例えばユーザの操作に応じて駆動モードや感度を切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。ユーザの入力に応じて撮像システムの感度を切り替えると、この切り替えに応じて固体撮像素子1000の感度も切り替えられる。すなわち、システム制御部860は、撮像システム800の感度を選択するための感度選択部としての機能を備え、選択された感度に応じて、固体撮像素子1000の感度が切り替えられる。
タイミング制御部850は、システム制御部860による制御に基づいて固体撮像素子1000及び映像信号処理部830の駆動タイミングを制御する。また、タイミング制御部850は、固体撮像素子1000の撮影感度を設定する感度設定部としても機能しうる。
(その他)
第1の実施形態では、各画素が2個の画素電極303a、303bを持つことを説明した。これらの2個の画素電極303a、303bは、画素内において様々な配置として良い。図37に、画素電極の配置例を説明するための、画素の平面模式図である。図37において、水平方向は、画素アレイの行に沿った方向であり、それに直交する方向が画素アレイの列に沿った方向となる。
図37(a)は、画素電極303a、303bが、行に沿った方向に配置される例である。
図37(b)は、画素電極303a、303bが、列に沿った方向に配置される例である。
図37(c)は、画素電極303a、303bが、行に沿った方向および列に沿った方向に対して45°の角度をなす方向に沿って配置される例である。
図37(a)~(c)のような画素を複数備えることで、画素アレイにおける複数の方向に沿って位相差検出を行える。例えば、図37(a)に示した画素を複数個、列に沿った方向に配置し、図37(b)に示した画素を複数個、行に沿った方向に配置することで、撮像面内の縦方向と横方向とで位相差検出を実現できる。デジタルカメラのような撮像システムにおいては、一方向のみの位相差検出ではなく、複数の方向の位相差検出が求められるので、特に有用である。
図37(d)、(e)に、画素電極303を3個以上備える場合の構成例を示す。
図37(d)は、4個の画素電極を有し、それらを2行×2列に配置した例である。各画素電極を独立に制御できるようにすることで、ある動作モードでは図37(1)のように分けて用い、別の動作モードでは図37(b)のように動作させることができる。つまり、位相差検出の方向を動的に切り替えることが可能となる。
図37(e)も同様に、同時に動作させる画素電極の組を動的に切り替えることができる。
ここでは画素電極について説明したが、対向電極も図37に示したのと同様に設けることで、同様の効果が得られる。
また、上述の各実施形態において、同一の画素に含まれる複数の光電変換部に対して、光電変換層が連続している、つまり、共通に設けられている例を説明した。光電変換層を絶縁性部材あるいは遮光部材の少なくとも一方を含んで成る光電変換層分離部によって分離しても良い。これによって、位相差検出の精度を向上できる。
同様に隣接する画素の光電変換層を絶縁性部材あるいは遮光部材の少なくとも一方を含んで成る光電変換層分離部によって分離しても良い。
また、各画素に設けられるマイクロレンズの形状は同一でなくともよい。例えば、画素アレイ110の中心から遠い位置にある画素ほど、画素への光の入射角度が半導体基板に対して平行に近づくので、均一な光を固体撮像素子に照射しても、得られる信号レベルは画素アレイの中心に近いほど高くなる。この点を考慮して、マイクロレンズの形状を変えることにより、一様な入射光に対して均一な信号が得られるようにすることができる。より具体的には、マイクロレンズどうしの曲率を変えたり、断面形状を異ならせたりすることが考えられる。
上述した各実施形態は、例示的なものに過ぎず、本発明の思想から逸脱しない範囲で変更を加えることができる。例えば、各実施形態を互いに組み合わせてもよい。