JP2008177357A

JP2008177357A - 固体撮像素子

Info

Publication number: JP2008177357A
Application number: JP2007009367A
Authority: JP
Inventors: Atsushi Kamashita; 敦釜下
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2007-01-18
Filing date: 2007-01-18
Publication date: 2008-07-31

Abstract

【課題】一部の画素に強い光が入射したことによるノイズ現象を低減する。
【解決手段】リセットトランジスタ１５のゲート２８に制御信号ΦＲＥＳを供給する制御線５０が、電源線２６（ＶＤＤ）とＦＤ１２及びその配線４０との間において、電源線ＶＤＤとＦＤ１２及び配線４０とが重なる領域の全体にも及ぶように形成される。これにより、制御線５０の一部が電源線ＶＤＤとＦＤ１２及び配線４０との間をシールドする電気シールドとなる。
【選択図】図４

Description

本発明は、固体撮像素子に関するものである。

近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、ＣＣＤ型の固体撮像素子や増幅型の固体撮像素子が使用されている。固体撮像素子は、光電変換部を有する画素がマトリクス状に複数配置されており、各画素の光電変換部にて信号電荷を生成する。

増幅型固体撮像素子は、画素の光電変換部にて生成・蓄積された信号電荷を画素に設けられた増幅部に導き、増幅部で増幅した信号を画素から出力する。増幅型固体撮像素子では、一般的に、各画素は、入射光に応じた信号電荷を生成し蓄積する光電変換部、前記信号電荷を受け取って前記信号電荷を電圧に変換する電荷電圧変換部、該電荷電圧変換部の電位に応じた信号を出力する増幅部、前記光電変換部から前記電荷電圧変換部に電荷を転送する電荷転送部、及び、前記電荷電圧変換部の電位をリセットするリセット部を、有している。そして、このような増幅型固体撮像素子では、前記増幅部に電源を供給する電源線と、前記電荷電圧変換部に接続された配線と、を備えている。

このような増幅型固体撮像素子には、増幅部に接合型電界効果トランジスタ（ＪＦＥＴ）を用いた固体撮像素子（特許文献１）や、増幅部にＭＯＳトランジスタを用いた固体撮像素子（特許文献２）などが提案されている。増幅部にＪＦＥＴを用いた固体撮像素子では、ＪＦＥＴのゲート領域が前記電荷電圧変換部となっている。増幅部にＭＯＳトランジスタを用いた固体撮像素子では、フローティングディフュージョンが前記電荷電圧変換部となっている。

このような従来の増幅型固体撮像素子では、前記電源線と前記電荷電圧変換部及び前記配線との間には、層間絶縁膜が存在するだけであった。
特開平１１−１７７０７６号公報特開平１１−１９６３３１号公報

しかしながら、前記従来の増幅型固体撮像素子では、ある任意の画素にのみ強い光が入射すると、得られた画像上において、その画素と同じ行の画素（光が入射していない画素）も、あたかもわずかな光が入射したかのようにわずかに光ってしまう現象（本願明細書では、「ノイズ現象」と呼ぶ。）が生ずる場合があった。

本発明は、このような事情に鑑みてなされたもので、前述したノイズ現象を低減することができる固体撮像素子を提供することを目的とする。

前記課題を解決するため、本発明の第１の態様による固体撮像素子は、入射光に応じた信号電荷を生成して蓄積する光電変換部、前記信号電荷を受け取って前記信号電荷を電圧に変換する電荷電圧変換部、該電荷電圧変換部の電位に応じた信号を出力する増幅部、前記光電変換部から前記電荷電圧変換部に電荷を転送する電荷転送部、前記電荷電圧変換部の電位をリセットするリセット部、及び、当該画素を選択する選択部を有する画素を、複数備えた固体撮像素子であって、前記増幅部に電源を供給する電源線と、前記電荷電圧変換部に接続された配線とを備え、前記電源線と前記電荷電圧変換部及び／又は前記配線との間に、電気シールドが設けられたものである。

本発明の第２の態様による固体撮像素子は、前記第１の態様において、前記電気シールドは、前記電源線と前記電荷電圧変換部及び／又は前記配線とが重なる領域のほぼ全体に渡って配置されたものである。

本発明の第３の態様による固体撮像素子は、前記第１又は第２の態様において、前記電気シールドは、前記電荷転送部を制御する信号を前記電荷転送部に供給する制御線、前記リセット部を制御する信号を前記リセット部に供給する制御線、又は、前記選択部を制御する信号を前記選択部に供給する制御線、あるいは、これらの制御線のうちの１つの制御線と電気的に接続された導電層であるものである。

本発明によれば、前述したノイズ現象を低減することができる固体撮像素子を提供することができる。

以下、本発明による固体撮像素子について、図面を参照して説明する。

図１は、本発明の一実施の形態による固体撮像素子を示す概略構成図である。本実施の形態による固体撮像素子の基本構成は、前記特許文献２に開示された固体撮像素子の基本構成と同様である。すなわち、本実施の形態による固体撮像素子は、図１に示すように、２次元状に配置された複数の単位画素１（図１では、４つの画素１のみを示す。）と、垂直走査回路２と、水平走査回路３と、信号蓄積部４と、垂直信号線５と、負荷電流源６と、転送ゲート７ａ，７ｂとを備えている。

各画素１は、入射光に応じた信号電荷を生成し蓄積する光電変換部としてのフォトダイオード１１と、前記信号電荷を受け取って前記信号電荷を電圧に変換する電荷電圧変換部としてのフローティングディフュージョン（ＦＤ）１２と、ＦＤ１２の電位に応じた信号を出力する増幅部としての画素アンプ１３と、フォトダイオード１１からＦＤ１２に電荷を転送する電荷転送部としての転送トランジスタ１４と、ＦＤの電位をリセットするリセット部としてのリセットトランジスタ１５と、当該画素１を選択する選択部としての行選択トランジスタ１６とを有している。

転送トランジスタ１４のゲートは、行毎に、垂直走査回路２からの転送トランジスタ１４を制御する制御信号ΦＴＸ（ｎ，ｎ＋１）を転送トランジスタ１４に供給する制御線に、接続されている。リセットトランジスタ１５のゲートは、行毎に、垂直走査回路２からのリセットトランジスタ１５を制御する制御信号ΦＲＥＳ（ｎ，ｎ＋１）をリセットトランジスタ１５に供給する制御線に、接続されている。行選択トランジスタ１６のゲートは、行毎に、垂直走査回路２からの行選択トランジスタ１６を制御する制御信号ΦＳＥＬ（ｎ，ｎ＋１）を行選択トランジスタ１６に供給する制御線に、接続されている。図１において、ＶＤＤは、リセットトランジスタ１５に電源を供給するとともに行選択トランジスタ１６を介して画素アンプ１３に電源を供給する電源線である。

光電変換はフォトダイオード１１で行われ、光電荷の蓄積期間中は転送トランジスタ１４はオフ状態であり、画素アンプ１３のゲート（したがって、ＦＤ１２）には、このフォトダイオード１１で光電変換された電荷は転送されない。画素アンプ１３のゲートは、蓄積開始前にリセットトランジスタ１５がオンし、適当な電圧に初期化されている。すなわちこれがダークレベルとなる。次に又は同時に行選択トランジスタ１６がオンになると、負荷電流源６と画素アンプ１３で構成されるソース・フォロワー回路が動作状態になり、ここで転送トランジスタ１４をオンさせることで、フォトダイオード１１に蓄積されていた電荷は、ＦＤ１２に転送され、ＦＤ１２により電圧に変換され、その電位が画素アンプ１３のゲートに印加されることになる。

ここで、選択行の出力が垂直信号線５上に発生する。この出力は転送ゲート７ａ，７ｂを介して、信号蓄積部４に蓄積される。信号蓄積部４に一時記憶された出力は、水平走査回路３によって順次出力部Ｖ０へ読み出される。

図２は、本実施の形態による固体撮像素子の動作の一例を示すタイミングチャートである。全画素リセット期間Ｔ１のタイミングで、制御信号ΦＴＸ（ｎ），ΦＴＸ（ｎ＋１）がアクティブになり、全画素のフォトダイオード１１の電荷は、転送トランジスタ１４を介して画素アンプ１３のゲートに転送され、フォトダイオード１１はリセットされる。この状態はフォトダイオード１１のカソード電荷が画素アンプ１３のゲート（したがって、ＦＤ１２）に移って平均化された状態であるが、ＦＤ１２の容量を大きくすることで、フォトダイオード１１のカソードをリセットしたレベルと同様になる。

この時、対象画像の光量を導光するメカシャッター（図示せず）は開いており、期間Ｔ１の終了と同時に、全画素同時に蓄積を開始する。このメカシャッターは期間Ｔ３において開いたままで、この期間Ｔ３がフォトダイオード１１の蓄積期間となる。

期間Ｔ３が終了する時点Ｔ４で前記メカシャッターは閉じ、フォトダイオード１１の光電荷（信号電荷）の蓄積が終了する。この状態では、フォトダイオード１１に電荷が蓄積されている。次に、各行毎に読み出しがスタートする。すなわち、ｎ行目を読み出してからｎ＋１行目を読み出す。

期間Ｔ５において制御信号ΦＳＥＬ（ｎ）がアクティブになり、当該行の行選択トランジスタ１６がオンし、ｎ行目の全ての画素１の画素アンプ１３で構成されるソース・フォロワー回路が動作状態になる。ここで、画素アンプ１３のゲートは期間Ｔ２において制御信号ΦＲＥＳ（ｎ）がアクティブになり、リセットトランジスタ１５がオンとなり、画素アンプ１３のゲートは初期化される。すなわち、垂直信号線５にはこのダークレベルの信号が出力される。

次に、期間Ｔ８において制御信号ΦＴＮ（ｎ）がアクティブになり、転送ゲート７ｂがオンし、信号蓄積部４に保持される。この動作は、ｎ行目の全ての画素１に対して同時並列に実行される。ダークレベルの信号蓄積部４への転送が終了した後の期間Ｔ９において、制御信号ΦＴＸ（ｎ）をアクティブとすることで、転送トランジスタ１４をオンとし、フォトダイオード１１に蓄積されていた信号電荷を、ＦＤ１２に転送する。この信号電荷がＦＤ１２により電圧に変換され、転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し、信号レベルが確定する。

期間Ｔ９の終了後に、制御信号ΦＴＳがアクティブになり、転送ゲート７ａがオンし、信号レベルが信号蓄積部４に保持される。この動作は、ｎ行目の全ての画素１に対して同時並列に実行される。ここで、信号蓄積部４には、ｎ行目の全ての画素１のダークレベルと信号レベルを保持しており、各画素１でのダークレベルと信号レベルとの差をとることでソース・フォロワーのスレシホールド電圧Ｖｔｈバラツキによる固定パターンノイズ（ＦＰＮ）やリセットトランジスタ１５がリセット時に発生するＫＴＣノイズをキャンセルし、Ｓ／Ｎの高いノイズ成分を除去された信号が得られる。

水平走査回路３によって、信号蓄積部４に蓄積されたダークレベルと信号レベルの差信号を水平走査し、時系列的に、期間Ｔ７のタイミングで出力される。これでｎ行目の出力は終了である。同様に、制御信号ΦＳＥＬ（ｎ＋１），ΦＲＥＳ（ｎ＋１），ΦＴＸ（ｎ＋１），ΦＴＮ，ΦＴＳを図２に示すようにｎ行目と同様に駆動することで、ｎ＋１行目の信号を読み出すことができる。

ここで、画素１の構造について、図３及び図４を参照して説明する。図３は、図１中の単位画素１を模式的に示す概略平面図である。図４は、図３中のＡ−Ａ’線に沿った概略断面図である。本実施の形態では、３層による多層配線が用いられているが、図３及び図４では、一部の配線層等は省略して示している。また、実際には、フォトダイオード１１の上部にはカラーフィルタやマイクロレンズが配置されるが、ここでは省略する。

図３において、符号２１〜２３は、Ｎ型のシリコン基板２４上に形成されたＰ型ウエル２５（図４参照）に形成されたＮ型不純物拡散領域である。また、ＦＤ１２も、Ｐ型ウエル２５に形成されたＮ型不純物拡散領域となっている。拡散領域２１は、３層目の配線層２６からなる電源線ＶＤＤにコンタクト部２６ａで接続された電源拡散部である。電源線ＶＤＤ（配線層２６）は、フォトダイオード１１に対応する領域のみに開口２６ｂを有し、他の領域を全体的に覆うように形成されている。

図３において、符号２７〜３０は、ポリシリコン層で構成された前記各トランジスタのゲート（電極）である。図面には示していないが、フォトダイオード１１は、Ｐ型ウエル２５にＮ型層（電荷蓄積層）が形成されることで構成されている。このフォトダイオード１１は、空乏化防止層をなす高濃度のＰ型層を基板表面側に付加した構造を持ち、埋め込みフォトダイオードとして構成されている。配線層２６（ＶＤＤ）は、例えば、アルミニウムで構成される。

フォトダイオード１１は、入射する光を光電変換し、生じた電荷を電荷蓄積層に蓄積する。フォトダイオード１１の電荷蓄積層に蓄積された電荷は、転送トランジスタ１４がオン状態とされることによってＦＤ１２に転送される。

転送トランジスタ１４は、フォトダイオード１１の電荷蓄積層をソース、ＦＤ１２をドレインとするＭＯＳトランジスタである。転送トランジスタ１４は、そのゲート２７に印加される制御信号ΦＴＸ（ｎ，ｎ＋１）により駆動される。

ＦＤ１２は、アルミニウムなどからなる１層目の配線層で構成された配線４０によって、画素アンプ１３のゲート３０に電気的に接続されている。画素アンプ１３は、拡散領域２２をドレイン、拡散領域２３をソースとするＭＯＳトランジスタである。画素アンプ１３は、そのゲート３０の電圧に応じた電気信号を出力する。したがって、画素アンプ１３は、フォトダイオード１１で生成・蓄積された電荷の量に応じた電気信号を出力する。

行選択トランジスタ１６は、電源拡散部２１をドレイン、拡散領域２２をソースとするＭＯＳトランジスタである。ゲート２９は、行選択トランジスタ１６のゲートである。行選択トランジスタ１６は、オン状態にされることで、画素アンプ１３の出力を垂直信号線５に出力させる。すなわち、画素アンプ１３と行選択トランジスタ１６によって、ソースフォロワによる読み出しが可能となっている。

リセットトランジスタ１５は、電源拡散部２１をドレイン、ＦＤ１２をソースとするＭＯＳトランジスタである。ゲート２８は、リセットトランジスタ１５のゲートである。リセットトランジスタ１５は、オン状態にされることで、ＦＤ１２に蓄積されている電荷をリセットする。

垂直信号線５は、１層目の配線層で構成され、拡散領域２３に電気的に接続されている。図３では、前述した制御信号ΦＴＸ，ΦＲＥＳ，ΦＳＥＬをそれぞれ供給する各制御線のうち、制御信号ΦＲＥＳを供給する制御線５０のみを示し、各制御信号ΦＴＸ，ΦＳＥＬをそれぞれ供給する各制御線は省略している。図３では、理解を容易にするため、制御線５０の外形を破線で示している。制御線５０及び他の各制御線は、アルミニウムなどからなる２層目の配線層によって構成されている。なお、制御線５０は、コンタクト部２８ａでリセットトランジスタ１５のゲート２８に接続されている。

図４において、３４はＬＯＣＯＳによるフィールド酸化膜、４１はゲート２７〜３０等のポリシリコン層と配線４０や垂直信号線５等の１層目の配線層との間の層間絶縁膜、４２は１層目の配線層と２層目の配線層との間の層間絶縁膜、４３は２層目の配線層と電源線ＶＤＤ（３層目の配線層２６）との間の層間絶縁膜である。

本実施の形態では、図３及び図４に示すように、２層目の配線層により構成された制御線５０は、電源線ＶＤＤ（３層目の配線層２６）とＦＤ１２及びその配線４０との間において、電源線ＶＤＤとＦＤ１２及び配線４０とが重なる領域の全体にも及ぶように形成されている。これにより、制御線５０における前記重なる領域に形成された部分が、電源線ＶＤＤとＦＤ１２及び配線４０との間をシールドする電気シールドとなっている。

ここで、制御線５０をこのように配置して、制御線５０の一部を、電源線ＶＤＤとＦＤ１２及び配線４０との間をシールドする電気シールドとすることの、技術的意義について、図５及び図６に示す比較例と比較して説明する。図５は、本実施の形態による固体撮像素子と比較される比較例に係る固体撮像素子を模式的に示す概略平面図であり、図３に対応している。図６は、図５中のＢ−Ｂ’線に沿った概略断面図であり、図４に対応している。この比較例が本実施の形態と異なる所は、制御線５０の平面視での配置が変更され、制御線５０は電源線ＶＤＤとＦＤ１２及び配線４０とが重なる領域には及んでおらず、電源線ＶＤＤとＦＤ１２及び配線４０との間には、層間絶縁膜４１〜４３が存在するだけで導電層は存在していない点のみである。この比較例は従来技術に相当している。

このような比較例では、ある任意の画素１にのみ強い光が入射すると、得られた画像上において、その画素１と同じ行の画素１（光が入射していない画素）も、あたかもわずかな光が入射したかのようにわずかに光ってしまうノイズ現象が生ずる。本発明者の研究の結果、このノイズ現象の原因の１つが次の通りであることが判明した。すなわち、前記比較例では、電源線ＶＤＤとＦＤ１２及び配線４０との間には、層間絶縁膜４１〜４３が存在するのみであるので、その間にカップリングが生ずる。強い光が入射した画素１では、フォトダイオード１１から転送トランジスタ１４を介してＦＤ１２に転送される信号電荷の量が大きい。よって、強い光が入射した画素１では、ＦＤ１２及びそれの配線４０の電位が大きく低下し、ＦＤ１２及び配線４０の電位の変動が大きい。その結果、強い光が入射した画素１において、ＦＤ１２及び配線４０と電源線ＶＤＤとの間がカップリングしていることから、ＦＤ１２及び配線４０の電位の変動に従って電源線ＶＤＤの電位も変動してしまう。電源線ＶＤＤは全画素に共通であるので、光が入射していない画素１において、ＦＤ１２及び配線４０と電源線ＶＤＤとの間がカップリングしていることから、電源線ＶＤＤの電位の変動に従ってＦＤ１２の電位が変動してしまう。このように、光が入射していない画素においては、強い光が入射した画素１の影響を受けて、ＦＤ１２及び配線４０と電源線ＶＤＤとの間のカップリングに基づいて、電源線ＶＤＤの電位及びＦＤ１２の電位が両方とも変動してしまう。その結果、強い光が入射した画素１と同じ行の画素１は、同時に読み出されることから、同じ行の実際には光が入射していない画素１から、ＶＤＤの電位の変動及びＦＤ１２の電位の変動に応じた信号が光信号として垂直信号線５に出力されてしまう。これが、前記ノイズ現象の１つの原因である。

これに対し、本実施の形態では、制御線５０が、電源線ＶＤＤとＦＤ１２及び配線４０との間において、電源線ＶＤＤとＦＤ１２及び配線４０とが重なる領域の全体にも及ぶように形成され、制御線５０の一部が電源線ＶＤＤとＦＤ１２及び配線４０との間をシールドする電気シールドとなっている。したがって、ＦＤ１２及び配線４０と電源線ＶＤＤとの間がカップリングしないかあるいはそのカップリングが弱められる。よって、本実施の形態によれば、比較例の場合に比べて、強い光が入射した画素１の影響が低減され、光が入射していない画素１における電源線ＶＤＤの電位及びＦＤ１２の電位の変動が抑制され、前記ノイズ現象が抑制される。

なお、前記実施の形態では、制御線５０が、電源線ＶＤＤとＦＤ１２及び配線４０との間において、電源線ＶＤＤとＦＤ１２及び配線４０とが重なる領域の全体にも及ぶように形成されていたが、本発明はこれに限定されるものではない。本発明では、電源線ＶＤＤとＦＤ１２及び／又は配線４０との間に、電気シールドを設ければよい。ただし、この電気シールドは、ノイズ現象低減効果を高めるためには、電源線ＶＤＤとＦＤ１２及び／又は配線４０とが重なる領域のほぼ全体に渡って配置することが好ましい。

例えば、制御線５０は、電源線ＶＤＤとＦＤ１２及び配線４０とが重なる領域の一部にのみ及ぶように形成してもよい。この場合、前記実施の形態に比べるとノイズ現象低減効果は低下するものの、前記比較例に比べるとノイズ現象を低減することができる。

また、制御線５０自体を、電源線ＶＤＤとＦＤ１２及び配線４０との間をシールドする電気シールドとして用いるのではなく、例えば、当該電気シールドとして、制御線５０とは別の階層（ただし、電源線ＶＤＤとＦＤ１２及び配線４０との間の階層）において前記重なる領域に導電層を設け、この導電層を制御線５０（あるいは、制御信号ΦＴＸを供給する制御線又は制御信号ΦＳＥＬを供給する制御線）に電気的に接続してもよい。

さらに、制御信号ΦＲＥＳを供給する制御線５０の代わりに、制御信号ΦＴＸを供給する制御線又は制御信号ΦＳＥＬを供給する制御線を、電源線ＶＤＤとＦＤ１２及び配線４０との間において、電源線ＶＤＤとＦＤ１２及び配線４０とが重なる領域の全体にも及ぶように形成し、当該制御線の一部を、電源線ＶＤＤとＦＤ１２及び配線４０との間をシールドする電気シールドとしてもよい。

以上、本発明の一実施の形態及びその変形例について説明したが、本発明はこれらに限定されるものではない。

例えば、本発明は、特許文献１に開示されているような、増幅部に接合型電界効果トランジスタを用いた固体撮像素子にも、適用することができる。

本発明の一実施の形態による固体撮像素子を示す概略構成図である。図１に示す固体撮像素子の動作の一例を示すタイミングチャートである。図１中の単位画素を模式的に示す概略平面図である。図３中のＡ−Ａ’線に沿った概略断面図である。比較例による固体撮像素子を示す概略平面図である。図５中のＢ−Ｂ’線に沿った概略断面図である。

符号の説明

１画素
１１フォトダイオード
１２フローティングディフュージョン（ＦＤ）
２６（ＶＤＤ）電源線
４０ＦＤに接続された配線
５０制御線

Claims

入射光に応じた信号電荷を生成して蓄積する光電変換部、前記信号電荷を受け取って前記信号電荷を電圧に変換する電荷電圧変換部、該電荷電圧変換部の電位に応じた信号を出力する増幅部、前記光電変換部から前記電荷電圧変換部に電荷を転送する電荷転送部、前記電荷電圧変換部の電位をリセットするリセット部、及び、当該画素を選択する選択部を有する画素を、複数備えた固体撮像素子であって、
前記増幅部に電源を供給する電源線と、前記電荷電圧変換部に接続された配線とを備え、
前記電源線と前記電荷電圧変換部及び／又は前記配線との間に、電気シールドが設けられたことを特徴とする固体撮像素子。
前記電気シールドは、前記電源線と前記電荷電圧変換部及び／又は前記配線とが重なる領域のほぼ全体に渡って配置されたことを特徴とする請求項１記載の固体撮像素子。
前記電気シールドは、前記電荷転送部を制御する信号を前記電荷転送部に供給する制御線、前記リセット部を制御する信号を前記リセット部に供給する制御線、又は、前記選択部を制御する信号を前記選択部に供給する制御線、あるいは、これらの制御線のうちの１つの制御線と電気的に接続された導電層であることを特徴とする請求項１又は２記載の固体撮像素子。