JPWO2008123542A1 - Pll回路および制御装置 - Google Patents
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Abstract
Description
この図に示すPLL回路100は位相比較回路101と、ローパスフィルタ回路102と、VCO回路(電圧制御型発振回路)103と、分周回路104とを備えている。そして、外部リファレンスクロック信号に基づいてVCO回路103の発振周波数を制御して、この外部リファレンスクロック信号に同期した所定周波数のクロック信号を生成し、これを外部に出力する。更に、位相比較回路101は外部リファレンスクロック信号と、帰還信号とが供給されたとき、これら外部リファレンスクロック信号と、帰還信号との位相差に応じた信号を生成してこれをローパスフィルタ回路102に供給する。ローパスフィルタ回路102は、位相比較回路101から出力される信号を平滑して周波数制御信号を生成し、これをVCO回路103に供給する。
VCO回路103は、ローパスフィルタ回路102から出力される周波数制御信号に応じた周波数で発振してクロック信号を生成し、これを外部に出力するとともに、分周回路104に供給する。分周回路104は予め設定されている分周比でVCO回路103から出力されるクロック信号を分周して帰還信号を生成し、これを位相比較回路101に供給する。
このように、一般的なPLL回路では、VCO回路103から出力されるクロック信号を分周して得られた帰還信号の位相と、外部リファレンスクロック信号の位相とを比較している。そして、両者の位相が一致するようにVCO回路103の発振周波数が制御され、この制御動作によって決定した周波数および位相のクロック信号が外部に出力される。
例えば、従来から使用されているPLL回路は、特開平01−232828号公報に記載されている。
上記した構成のPLL回路では、外部リファレンスクロック信号と、帰還信号との位相差を利用して、クロック信号の周波数を補正している。即ち、入力信号と出力信号との差を利用して、出力信号を補正している。この様な補正は他の装置でも行われており、例えば、モータの回転数制御装置、温度制御装置に於いても基本的には同様な手法が適用されている。
また、PLLのようなサンプル値系において、サンプル周波数は、扱える信号の周波数の上限に決定的である。したがって、PLLのループフィルタ(LPFと以下称する)のカットオフ周波数は、低下せざるを得ない。LPFのカットオフが低下すると、VCO(発振器)などに起因するループのノイズに対して、回路全体が鈍感になるため、ジッタの増加の要因となる問題があった。
更に、デバイダが非同期であったため、位相遅延の温度特性が悪い、クロックの立ち上がり干渉が発生するという問題もあった。
また、上記した問題は、他の制御装置、例えば、モータの回転を制御する装置や温度制御装置においても発生する虞がある。
本発明は上述した問題点を鑑みて成されたものである。本発明の主な目的は、ジッタが低減されたPLL回路および制御装置を提供することにある。
本発明は、参照クロックが逓倍された発振クロックを出力し、前記参照クロックと前記発振クロックとの位相差に基づく補正信号を利用して前記発振クロックを補正するPLL回路に於いて、前記参照クロックと同期性を有する第1波形信号を生成する信号生成部と、前記参照クロックよりも高い頻度で前記第1波形信号をサンプリングして第1サンプル値を得るサンプル部と、前記PLL回路が安定状態の場合の波形に基づく第2波形信号をサンプリングした第2サンプル値と前記第1サンプル値とを比較して両者の差に基づく前記補正信号を出力する比較部と、前記補正信号に基づいて補正された前記発振クロックを出力する出力部と、を具備することを特徴とする。
本発明は、入力信号と出力信号との差を示す補正信号を利用して前記出力信号の特性を補正する制御装置に於いて、前記入力信号と同期性を有する第1波形信号を生成する信号生成部と、前記入力信号の周期よりも高い頻度で前記第1波形信号をサンプリングして第1サンプル値を得るサンプル部と、前記制御装置が安定状態の場合の波形に基づく第2波形信号をサンプリングした第2サンプル値と前記第1サンプル値とを比較して両者の差に基づく前記補正信号を出力する比較部と、前記補正信号に基づいて補正された前記出力信号を出力する出力部と、を具備することを特徴とする。
本発明によれば、第1に、入力信号と周期性を有する第1波形信号を生成し、この第1波形信号を高い頻度でサンプリングしたサンプル値を用いて、出力信号を補正している。従って、従来よりも高い頻度で出力信号の補正が行われるので、ジッタを低減させて、出力信号の特性(たとえば周波数)を所定の値にすることができる。
更に、本発明のPLL回路では、クロック分周部を必要としないので、LPFのカットオフ周波数が低下しない。結果的に、更にジッタが低減されたPLLが提供される。
第2に、クロック分周期によらずデジタル回路により発振器の発振周波数を制御しているので、1つの参照クロックから周波数の異なる複数の発振クロックを生成することが可能となる。従って、参照クロックを発振するクリスタルを共通化することによりその個数を低減してPLL回路を構成するのに必要とされるコストを低減できる。
第3に、感度関数と、相補感度関数の制約が少ないので、オーディオ機器のようにPLLが組み込まれる機器の設計が容易となる。
第4に、VCOの制御回路をデジタル回路で制御するため、状況に応じてゲインを調節することにより動作状態を変更することができる。
第5に、従来のPLL回路で必要とされていたデバイダが不要とされるため、非同期回路が無くなり移送遅延の温度特性が良い。更に、同様の理由により、クロックの立ち上がり干渉が少なくなる。
10B PLL回路 101 位相比較回路
10C PLL回路 102 ローパスフィルタ回路
12 信号生成部 103 VCO回路
12A 信号生成部 104 分周回路
12B 信号生成部
12C 信号生成部
14 サンプル部
16 比較部
18 制御部
20 出力部
22 記憶部
22A アドレスインクリメンタル
22B メモリ
24 参照クロック
26 第1サンプル値
26A 第1サンプル値
28 第1補正信号
30 第2補正信号
32 発振クロック
34 第2サンプル値
34A 第2サンプル値
36 第1波形信号
36A 第1波形信号
38 第2波形信号
44 レベル差
46 位相差
48 線形補償部
50 フィルタ
52 積分部
54 分周部
56 分周部
60 位相比較部
62 ループフィルタ
64 出力部
66 補償部
68 比較部
70 分周部
72 第1補正信号
74 第2補正信号
76 第3補正信号
78 PLL回路
80 周期測定部
82 逆数演算部
84 積分部
86 比較部
第1図を参照して、本実施の形態のPLL回路10Aは、参照クロック24が逓倍された発振クロック32を出力し、参照クロック24と発振クロック32との位相差に基づく第1補正信号28(補正信号)を利用して発振クロック32を補正するPLL回路である。さらに、PLL回路10Aは、参照クロック24と同期性を有する第1波形信号36を生成する信号生成部12と、参照クロック24よりも高い頻度で第1波形信号36をサンプリングして第1サンプル値26を得るサンプル部14と、PLL回路10Aが安定状態の場合の波形に基づく第2波形信号38をサンプリングした第2サンプル値34と第1サンプル値26とを比較して両者の差に基づく第1補正信号(補正信号)を出力する比較部16と、第2補正信号(補正信号)に基づいて調整された発振クロック32を出力する出力部20と、を主要に具備する構成となっている。
さらに、本実施の形態のPLL回路10Aの概略的機能を説明すると、PLL回路10Aは、外部から入力された参照クロック24の周波数(fr)を基準として、frが所定倍(逓倍)された周波数(fo)の発振クロック32を外部に出力している。さらに、PLL回路10Aでは、参照クロック24と発振クロック32との位相差を利用して、出力部20から出力される発振クロック32の周波数を所定の値に補正している(即ち、発振クロック32に含まれるジッタを低減させている)。
PLL回路10Aの特徴的な部分は、信号生成部12と、サンプル部14と、記憶部22と比較部16とにある。信号生成部12により第1波形信号36が生成され、サンプル部14にて第1波形信号36をサンプリングすることにより、第1サンプル値26が生成される。一方、記憶部22は、PLL回路10Aが安定状態の場合の第2波形信号38を記憶している。そして、この第2波形信号38をサンプリングした第2サンプル値34が比較部16に伝送される。比較部16では、第1サンプル値26と第2サンプル値34とを比較し、両者の位相差を示す第1補正信号28が制御部18に伝送される。
一般的なPLL回路と本実施の形態のPLL回路10Aとを比較した場合、PLL回路10Aが分周回路を不要にできる点が大きく異なる。即ち、従来例では、フィードバックされる発振クロックが分周部により分周されていたので、その分発振クロックの周波数を補正する頻度が少なくなり、ジッタの値が大きくなっていた。本実施の形態では、この分周部を不要にすることにより、発振クロックを補正する頻度を多くして、ジッタを少なくしている。したがって、発振クロック32の周波数の実測値と設計値との誤差を極めて小さくすることができる。
次に、第2図以降の各図を参照して、PLL回路10Aを構成する各部位の構成および機能を詳細に説明する。第2図(A)はPLL回路10Aを示すブロック図であり、第2図(B)は第1波形信号36等を示す波形図であり、第2図(C)は他の第1波形信号36Aを示す波形図である。
第2図(A)を参照して、信号生成部12には参照クロック24が入力され、この入力された参照クロック24と同期性を有する第1波形信号36が信号生成部12から出力される。入力される参照クロック24は波形が四角形形状のデジタルデータである。更に、参照クロック24の周波数は、PLL回路10Aがオーディオ回路に使用される場合は5MHz〜50MHzであり、映像信号に使用される場合は27MHz〜108MHzであり、DVDプレーヤーやS−ATAに使用される場合は3GHz〜10GHzである。
第2図(B)では、PLL回路10Aに入力される参照クロック24と、PLL回路10Aから出力される発振クロック32と、信号生成部12により生成される第1波形信号36の波形図が示されている。これらの波形図では、横軸が時間軸であり、縦軸が電圧値または電流値(レベル)を示している。
ここでは、一実施例として、発振クロックの周波数は、参照クロック24の4倍であり、逓倍K=4となっている。したがって、参照クロック24の信号の立ち上がりが2つ存在する期間内に、発振クロック32の信号の立ち上がりは8個存在する。ここで、実際の機種においては、逓倍Kの値は例えば256や512程度である。
上記参照クロック24を基にして生成される第1波形信号36は、参照クロック24の一周期内に於いて少なくとも一回の増加減少を行う波形を有するアナログ信号(連続した信号)である。ここでは、参照クロック24の一周期内において1つの波型形状を呈するアナログ信号が第1波形信号36として採用されている。ここで、第1波形信号36は、必ずしも滑らかな形状を呈する必要はなく、図示されている曲線のように若干変則的な形状でもよい。第1波形信号36は、参照クロック24と同様のタイミングで、繰り返しの形状を呈する波形である。
ここで、同期性を有するとは、参照クロック24の値(電圧値または電流値)が変化するサイクルと、第1波形信号36の変化のサイクルとが等しいことを意味する。即ち、参照クロックが1回のオンオフを行う間に、第1波形信号36は一周期分のカーブを描く。
第2図(C)を参照して、第1波形信号36Aは、参照クロック24と同期して増加減少する波形であれば、さまざまな形状の波形を採用することができる。第1波形信号36Aの波形形状は、この図に示されているような鋸型形状、サイン波、コサイン波、三角波、等またはこれらの組み合わせが採用される。ここで、第1波形信号36Aが、鋸型形状、サイン波、コサイン波または三角波の場合は、第2図(A)に示す記憶部22は不要にすることが可能であり、演算部によりこれらの波形が算出される。
ここで、第1波形信号36の波形としては、直線的な形状よりも曲線的な形状が好適である。その理由は、第2図(C)に示すような垂直な形状を有する波形を電気回路で実現することは容易ではないからである。曲線的な波形の波形信号は、直線的なものよりは容易に誤差を少なくして生成することができる。
信号生成部12により生成された第1波形信号36は、サンプリングを行うためにサンプル部14に伝送される。
第3図を参照して、サンプル部14に関して説明する。第3図(A)はPLL回路10Aを示すブロック図であり、第3図(B)はサンプリングを示す波形図である。
第3図(A)を参照して、サンプル部14には、信号生成部12により生成された第1波形信号36が入力されると共に、出力部20から回路の外部に出力される発振クロック32が帰還(フィードバック)される。そして、サンプル部14では、参照クロック24よりも周波数が高い(周期が短い)発振クロック32により、第1波形信号36のサンプリングを行っている。換言すると、発振クロック32が立ち上がるタイミングのすべての時点において、第1波形信号36をサンプリングして、サンプル値を得る。ここで、後述するように、帰還される発振クロック32を分周部で分周することで、サンプリングの個数を少なくすることもできる。
第3図(B)を参照して、ここでは、参照クロック24の一周期内において、発振クロック32が立ち上がるタイミングにて8回のサンプリングが行われている。したがって、このサンプリングにより、8個の第1サンプル値26が得られる。
サンプル部14により生成された複数の第1サンプル値26は、比較部16に伝送される。
第4図を参照して、記憶部22に関して説明する。第4図(A)はPLL回路10Aのブロック図であり、第4図(B)は第2サンプル値34の詳細を示す波形図である。
第4図(A)を参照して、記憶部22には、PLL回路10Aが安定状態の場合の第1サンプル値26がサンプル部14から入力される。この第1サンプル値26が、比較対象の第2サンプル値34として記憶部22に記憶される。また、他の部位で生成された(算出された)第2波形信号38をサンプリングすることにより生成された第2サンプル値34が記憶部22に記憶されても良い。更には、記憶部22が、演算により理想的な波形である第2波形信号を生成する波形生成部として機能しても良い。第2サンプル値34は、比較部16に伝送される。
ここで、安定状態とは、PLL回路10Aがロックされた状態であり、更には、ジッタが全く(殆ど)無い状態である。ここで、記憶部22は、半導体メモリやディスク型記憶媒体である。この記憶部22には、第2波形信号38またはこれをサンプリングした第2サンプル値34が記憶されている。
第4図(B)を参照して、理想的な波形形状である第2波形信号38を、発振クロック32が立ち上がるタイミングでサンプリングすることにより、第2サンプル値34が得られる。ここで、第2波形信号38がサンプリングされるタイミングは、サンプル部14にて第1波形信号36がサンプリングされるタイミングと同時である。更に、サンプル部14にてサンプリングされる第1サンプル値26と、記憶部22に記憶される第2サンプル値34の個数は同じである。
ここで、第2サンプル値34に関しては、必ずしも発振クロック32を使用して第1サンプル値26と共に生成されなくてもよい。即ち、あらかじめ用意された第2波形信号38に基づく第2サンプル値34が記憶部22に記憶されてもよい。第2波形信号38は、計算やコンピュータ演算等による理論値、数値、数式により算出できる。更には、安定な状態のPLL回路10Aから得られたサンプル波形も利用できる。更にまた、これらの方法により得られた波形に平滑化等の演算を施した波形も使用できる。
第5図および第6図を参照して、第1サンプル値26と第2サンプル値34とを比較する比較部16を説明する。第5図(A)はPLL回路10Aを示すブロック図であり、第5図(B)は各信号の波形を示す波形図であり、第6図は比較の詳細を示す波形図である。
第5図(A)を参照して、比較部16では、第1サンプル値26と第2サンプル値34のレベル(電圧値または電流値)が比較され、このレベルの差に応じた第1補正信号28が比較部16から出力される。
第5図(B)を参照して、比較部16では、参照クロック24、発振クロック32、第1波形信号36および第2波形信号38が図示されている。ここでは、安定状態の理想的な波形である第2波形信号38と比較して、第1波形信号36の位相が進んでいる場合に関して説明する。
比較部16では、発振クロック32が立ち上がる各タイミングにて、第1波形信号36に含まれる第1サンプル値26Aと、第2波形信号38に含まれる第2サンプル値34とのレベルを比較している。ここでは、紙面上にて左側から5番目の発振クロック32が立ち上がるタイミング(一点鎖線にて示されるタイミング)で、第1サンプル値26Aと第2サンプル値34とを比較する場合を説明する。
第6図は、第1波形信号をサンプリングした第1サンプル値26Aと、第2波形信号38をサンプリングした第2サンプル値34Aとの比較を説明するための波形図である。この図では、1つの波形図に第1波形信号36と第2波形信号38とを重ねて図示しており、第1波形信号36は実線にて示されており、第2波形信号38は点線にて示されている。そして、両信号をサンプリングしたタイミングが紙面上にて垂直に一点鎖線にて示されている。
この図を参照して、比較部16では、まず、第1サンプル値26Aと第2サンプル値34Aとを減算して両者の差(レベル差44)を求める。次に、両サンプル値がサンプリングされた時点における第1波形信号36の変化の割合を基に、レベル差44から位相差46(時間差)を算出する。
さらにここで、第1波形信号36が増加期間におけるレベル差44と位相差46との関係(換算式)と、第1波形信号36が減少期間における両者の関係とは異なる。即ち、増加期間における両者の換算式の係数と、減少期間における換算式の係数とは、符号が逆となっている。
比較部16は、換算された位相差に基づく第1補正信号28を制御部18に出力する。
第7図を参照して、制御部18を説明する。第7図(A)はPLL回路10Aを示すブロック図であり、第7図(B)は制御部18の内部を示すブロック図である。
第7図(A)を参照して、制御部18には、位相差を示す第1補正信号28が入力される。更に、第1補正信号28が変換された第2補正信号30が制御部18から出力部20に伝送される。
第7図(B)を参照すると、制御部18は、線形補償部48と、フィルタ50と積分部52が含まれている。線形補償部48は、入力される第1補正信号28が非線形の性質を有する場合に、この非線形形状を線形化するための部位である。またフィルタ50は、通常の2次ローパスフィルタ、3次ローパスフィルタ、ラグリード型フィルタが採用され、所定の周波数帯の信号が除去される。更に、フィルタを通過した信号は、積分部52により積分されて、第2補正信号30として出力部20に伝送される。
第8図(A)および第8図(B)を参照して、出力部20(可変周波数発振器)では、入力された制御量の大きさ(第2補正信号の電圧)に応じた周波数の発振クロック32を外部に出力する。出力部に印加される電圧値と発振クロック32の周波数との間には、正の線形な相関関係がある。
第8図(A)を参照して、第1サンプル値26の位相が第2サンプル値34の位相よりも進んでいる場合は、制御部18から出力部に印加される第2補正信号30の電圧値が低くされて、発振クロック32の周波数が低下される。一方、両者の関係が逆の場合は、第2補正信号30の電圧値が高くされて、発振クロック32の周波数が高くされる。
以上が、PLL回路10Aに関する説明である。
第9図を参照して、次に、第1波形信号36を用いて逓倍率を実現する事項を詳細に説明する。第9図(A)は本願発明のPLL回路を部分的に示すブロック図であり、第9図(B)は逓倍率が4の場合の第1波形信号の波形図であり、第9図(C)は逓倍率が4/3の場合の第1波形信号の波形図である。
第9図(A)を参照して、本願発明では、サンプル部14により生成された第1サンプル値26と、メモリ22Bから読み出された第2サンプル値34とを比較して、両者の位相差を出力することにより、所定の逓倍率を実現している。
第1サンプル値26は、参照クロック24に同期して信号生成部12により生成された第1波形信号36を、サンプル部14にて発振クロックのタイミングでサンプリングして得られる。
一方、第2サンプル値34は、ジッタを含まない理想的な波形信号が所定のタイミングでサンプリングされた値であり、予めメモリ22Bに記憶されている。そして、アドレス信号をインクリメントさせるアドレスインクリメンタ22Aから出力されたアドレス信号がメモリ22Bに入力され、このアドレス信号が示すメモリに記憶された第2サンプル値34が出力される。
比較部16では、入力された第1サンプル値26と第2サンプル値34とが比較され、両者の差を示す位相差の信号が外部に出力される。そして、位相差を示す出力に基づいてVCOが生成する信号の周波数が増減される。
第9図(B)は逓倍率Mが4の場合の第1波形信号36を示している。この場合は、出力される発振クロックのタイミングにて、第1波形信号36のサンプリングが行われて第1サンプル値26が得られる。一方、メモリ22Bには、理想的な形状の第1波形信号を、参照クロック24を4分割したタイミングにてサンプリングした第2サンプル値34が記憶されている。そして、個々の第1サンプル値26と、対応する第2サンプル値34とを比較部16にて比較し、両者の位相差に基づいてVCOの周波数を制御している。このことにより、参照クロック24の4倍の周波数を持つ発振クロックが得られる。
第9図(C)を参照して、次に、逓倍率が4/3の場合におけるサンプリングを説明する。この場合は、出力される発振クロックのタイミングにて第1波形信号36のサンプリングが行われて、第1サンプル値26が得られる。また、メモリ22Bには、3サイクル分の第1波形信号36を4分割したタイミングにてサンプリングした第2サンプル値34が記憶されている。そして、個々の第1サンプル値26を、対応する第2サンプル値34と比較し、両者の位相差に基づいてVCOの出力を調節することで、参照クロックの4/3倍の周波数を備えた発振クロックが得られる。
上記した構成により、従来用いられていた分周期を不要にして、所定の逓倍率を持つ発振クロックが生成される。
第10図を参照して、他の形態のPLL回路10Bの構成を説明する。この図に示すPLL回路10Bの基本的な構成は上述したPLL回路10Aと同様であり、相違点はPLL回路10Bが分周部54を具備する点にある。
具体的には、出力部からサンプル部14にフィードバックされる発振クロック32の経路の途中に分周部54が設けられている。更に、信号生成部12の前段に分周部56が設けられており、参照クロック24は、分周部56にて分周された後に信号生成部12に入力される。
上記した両分周部を設けることで、参照クロック24と発振クロック32との比率(逓倍)を所定の値にすることができる。例えば、便宜的に、参照クロックの周波数をfrとし、発振クロックの周波数をfoとする。更に、分周部54にて周波数が1/Nにされ、分周部56にて周波数が1/Mにされるとすると。これらの変数の間には、
fo = M・fr/N の関係式が成り立つ。
ここで、自然数であるMやNは、分周比と一般的に称されている。
即ち、2つの分周部を使用することにより、frとfoとの比率を所定の値にすることができる。このことにより、所定の周波数を有する発振クロック32がPLL回路10Bから出力される。
また、第10図に示された構成から参照クロック24を分周する分周部56を省いて、分周機能として分周部54のみを備えた構成にしてもよい。このようにすることで、分周部54にて周波数が低減された発振クロック32が、サンプル部14にフィードバックされる。したがって、発振クロック32をそのままサンプル部14に入力していたPLL回路10Aと比較すると、サンプル部14にてサンプリングに必要とされる計算量が削減されて、回路規模を小さなものにすることができる。更には、記憶部22が記憶すべき第2サンプル値34の個数や比較部16の計算量も削減される。
第11図を参照して、他の形態のPLL回路10Cの構成を説明する。この図に示すPLL回路10Cの構成は、上記したPLL回路10Aと基本的には同様である。PLL回路10Cでは、従来型のPLL回路78に、第1波形信号36を発生させる補償部66と、第1波形信号36を用いて発振クロック32のジッタを検出する比較部68とを追加した構成となっている。本願発明に基づく新規なPLL回路を新たに設計する際には第1図に示したPLL回路10Aの構成となるが、既存のPLL回路に本願発明を適用させる場合はこの図に示すPLL回路10Cの構成が好適である。
この図に示すPLL回路10Cでは、従来型のPLL回路78が内蔵されている。PLL回路78は上記した従来型と同様の構成を備え、具体的には、位相比較部60と、ループフィルタ62と、出力部64と、分周部70とを備えている。
このPLL回路78では、先ず、位相比較部60にて、入力された参照クロック24と、分周部70を経た発振クロック32とが比較される。そして、発振クロック32と参照クロック24との位相差に基づく第1補正信号72がループフィルタ62(ローパスフィルタ)に入力される。ループフィルタ62にて高周波成分が除去された第2補正信号74は、VCOである出力部64に入力され、入力された第2補正信号74の電位に応じた周波数の発振クロック32が出力される。
ここで、例えば、分周部にて発振クロック32の周波数が1/4に分周されていたら、周波数が1/4とされた発振クロック32と参照クロック24とが同期するように調整されるので、結果的に参照クロックの4倍の周波数を備えた発振クロック32が得られる。
一方、参照クロック24は補償部66にも入力され、補償部66では参照クロック24に同期した第1波形信号36が生成される。生成された第1波形信号36および発振クロック32は、比較部68に入力される。ここで、補償部66は、第1図に示した信号生成部12と等価である。
比較部68では、発振クロック32のタイミングにて第1波形信号36をサンプリングしてサンプル値(第1サンプル値)を得る。また、比較部68には、ジッタのない理想的な第1波形信号を所定のタイミングにてサンプリングした場合のサンプル値(第2サンプル値)が記憶されている。そして、比較部68では、第1サンプル値と第2サンプル値とを比較し、両者の位相差に基づく第3補正信号76が生成される。生成された第3補正信号76は、第2補正信号74と共に出力部64に入力され、出力部64から発振される発振クロック32の周波数が調整される。
また、発振クロック32が出力部64から比較部68へ入力され、第3補正信号76が比較部68から出力部64に入力される経路は、一つのループを構成している。このことから、PLL回路10Cは、従来型のPLL回路78に、このループを追加した構成であると見なすこともできる。
第2補正信号74に加えて、第3補正信号76も出力部64に入力されることにより、発振クロック32に含まれるジッタが低減される。具体的には、従来型のPLL回路78では、参照クロック24のタイミングで位相比較部60による比較が行われていたので、単位時間あたりの比較回数が十分でなく、ジッタの低減には限界があった。ここでは、位相比較部60に加えて、比較部68によっても出力部64から出力される発振クロック32の周波数を調整している。そして、比較部68では、参照クロック24よりも周波数が高い発振クロック32のタイミングにて発振クロック32のジッタが検出され、このジッタを補正するための第3補正信号76が生成されている。
更に、本実施の形態では、感度関数と相補感度関数の制約を小さくすることができる。ここで、感度関数とは、ループの内部で発生した雑音を出力に与える程度を表す関数である。そして、相補感度関数とは入力される参照クロックに含まれる雑音を出力に与える程度を表す関数であり、感度関数と加算すると1となる関数である。
具体的には、本実施の形態では、発振クロックのタイミングにてオーバーサンプリングを行っているので、ループゲインを上げることができる。従って、ノイズに対する感度関数の程度が低くなり、ループの内部のノイズが出力に与える影響が減少される。
しかしながら、この様に感度関数の値が小さくなると、この感度関数と加算すると1となる性質を有する相補感度関数の値が大きくなり、参照クロックに含まれるノイズが出力に与える影響が大きくなる。
この相補感度関数の問題を緩和するためには、平滑化フィルタにより参照クロックに含まれるノイズを除去することが有効である。本実施形態では、信号生成部12にて第1波形信号36の波形を調整することにより、平滑化フィルタを持たせたことと同等の効果を奏し、結果的に相補感度関数の問題を緩和している。
しかしながら、フィルタと同等の性質を有する信号生成部12を備えると、本来の参照クロックの変動に信号生成部12が素早く追従できなくなる問題が発生する。更に、起動時の最大の問題であるロックアップ時間が遅くなる問題があった。
そこで、本実施形態では、図12を参照して以下に説明する構成の信号生成部12を採用している。
第12図を参照して、第1図に示す信号生成部12の詳細を説明する。第12図(A)、第12図(B)および第12図(C)は、それぞれ構成が異なる信号生成部12A、12B、12Cを示すブロック図であり、第12図(D)は第1波形信号36等の波形を示す波形図である。ここでは、第1波形信号36としては、増分が一定の鋸型のデジタル信号が示されている。ここで、上記したように第1波形信号36としてはアナログ信号が採用されても良い。
上記したように、本発明では、第1図に示す信号生成部12にて第1波形信号36を生成し、この信号を発振クロック32にてサンプリングして、位相差を検出してフィードバックを行っている。このことから、本願発明に於いては第1波形信号36の形状が重要であり、この信号が所定の形状であればジッタを極めて小さくなり、この信号が誤差を持つと、位相差の算出にも誤差が含まれることとなりジッタ特性が悪化してしまう。
このため本発明では、生成された第1波形信号36の一周期の終端に於ける値と、所定の値とを比較して、両者の差に基づいて、次の周期における第1波形信号36の増分を調整している。この事項を具体的に以下に説明する。
第12図(A)を参照して、信号生成部12Aでは、周期測定部80と、逆数演算部82と、積分部84とを備えて構成されている。周期測定部80は、入力された参照クロック24の周期Tを測定する部位であり、測定された周期Tの逆数(1/T)が逆数演算部82により算出される。そして、積分部84では、周期Tに渡り逆数1/Tを積分することにより、鋸波の第1波形信号36が生成される。
上記した構成の信号生成部12Aによれば、単に第1波形信号36を生成することは可能となる。しかしながら、上記した積分器では、周期の逆数である1/Tを積分することにより第1波形信号36を生成しているので、その精度を向上させるためには逆数演算部82にて多ビットの除算が必要になる。そして、多ビットの除算を行うと回路規模が大きくなるか、あるいは計算に必要とされる時間が長くなる恐れがある。
そこで本発明では、第1波形信号36の精度を高めるために、逆数演算部82の演算処理を複雑化させるのではなく、生成された第1波形信号36の誤差をフィードバックさせる構成としている。
第12図(B)に示す信号生成部12Bの構成は、上記した信号生成部12Aに加えて、積分部84の後段に比較部86が加えた構成と成っている。比較部86では、積分部84により生成される鋸波のピークの値(参照クロック24の終端に於ける値)と、所定の値(2π)とを比較し、両者の誤差を積分部84にフィードバックしている。即ち、フィードバックされる誤差に値に応じて、積分部84における増分(1/T)を補正する。
この様にフィードバックによる補正を行うことで、逆数演算部82の除算の精度が高くなくても、入力される参照クロック24の周波数が一定であれば、比較部86による補正により積分部84により生成される第1波形信号36の精度が向上される。また、上記したフィードバックに必要とされる回路の規模は、高精度の除算器を構成するのに必要とされる回路よりも小規模であるので、装置全体の回路規模を縮小することができる。
また、入力される参照クロック24の周波数が変化した直後に於いては、第1波形信号36の精度は保証されない。しかしながら、参照クロック24の周波数が変化した直後は、ジッタは問題にならない。
第12図(C)に示す信号生成部12Cの構成は、上記した信号生成部12Bと基本的には同様であり、相違点は比較部86により検出された誤差が逆数演算部82にフィードバックされることにある。この様にすることで、比較部86により誤差が検出されたときに、鋸波である第1波形信号36のピーク値を所定の値(2π)にする迄の時間を短縮できる効果がある。即ち、第12図(D)の波形図に示すように、参照クロック24のある周期に於いて第1波形信号36のピークの値が所定の値(2π)よりも大きくなったとしても、第12図(C)に示したフィードバックを行うことにより、次の周期にて第1波形信号36のピークの値を所定の値(2π)に補正することができる。
このことの詳細を、第12図(C)および第12図(D)を参照して、以下に説明する。先ず、周期測定部80により計測された参照クロック24の周期T秒に対して、逆数演算部82の逆数演算の結果が1/Tではなく、誤差が生じてτであったとする。この様に逆数演算部82にて誤差が生じると、第12図(D)に示すタイミングT1にて、第1波形信号36のピークの値が2πと成らず、それよりも大きな値(または小さな値)となる。
そして、このτをT秒間積分して2πとの差を求めると次のようになる。
式1:2πτT−2π=2π(τT−1)
更に、上記式1により求められた値を除算器により2πTで除算した後に、τから引くと、
式2:τ−2π(τT−1)/2πT=τ−τ+1/T=1/T
となる。即ち、逆数演算部82により算出された演算結果に誤差が含まれていたとしても、上記した1回の修正動作により、積分部84の増分が1/Tに収束される。即ち、誤差が発生した次の周期の終端(T2)に於ける第1波形信号36のピークの値は、所定の値である2πとされる。
上記の原理は、例えば天秤を使用した重さの測定と類似している。具体的には、天秤では、秤の傾きを見ながら分銅を加減して、秤が水平に成ったときに分銅の重さと被測定物の重さが等しくなる。上記では、τが分銅の重さ、τをT秒間積分して2πを引いた値が秤の傾きであると見なすことができる。そして、上記式1にて求められる値〔2π(τT−1)〕は逆数演算の結果に誤差が生じた場合における、第1波形信号36のピーク値の誤差である。そして式2では、式1にて求められた値を除算器(逆数演算部82)により2πTで除算することで、τの補正量を算出している。この様にすることで、一回の補正により分銅の重さが適切に補正され、秤は必ず水平とされる。
上記した構成の信号生成部12により、参照クロックの周波数が変化しても、この変化に第1波形信号を高速に追従させてロックすることができる。
また、PLL回路がロックして安定化すると、第1波形信号36による信号生成部12の補正を小さくして、その平滑化フィルタとしての効果を大きくして定常時のフィルタ特性に戻している。
以上のことにより、本実施形態では、相補感度関数の問題を解決して、オーバーサンプリングの効果を引き出している。
第13図から第15図を参照して、次に、上記構成の本願発明のPLL回路による効果を説明する。
第13図を参照して、ステップ応答の観点から本発明のPLL回路と、従来型のPLL回路とを比較する。ここでは、PLL回路に入力される参照クロックの周波数を変化させた時に、VCO(第1図に示す出力部)に印加される電圧の値を計測して実験を行っている。ここで、第13図の各図に於いて、横軸は入力される参照クロックの周波数が変化したときからの経過時間を示し、縦軸はVCOに印加される電圧値を示している。VCOに印加される電圧値が一定であればVCOから出力される発振クロックの周波数が安定しており、この電圧値に変動があればVCOから出力される発振クロックの周波数が不安定であることを示している。
第13図(A)は従来型のPLL回路に対して上記実験を行った結果を示し、第13図(B)から第13図(D)は、逓倍率がそれぞれ4倍、8倍、16倍の本願発明のPLL回路に対して行った実験結果を示す。ここで、本願発明のPLL回路では、出力される発振クロックと同じタイミングにてサンプリングを行うので、上記した逓倍率はサンプリングの回数の比に等しい。
第13図(A)を参照して、従来型のPLL回路では、入力される参照クロックの周波数が変化すると、電圧値が上昇して一定値に安定していない。具体的には、参照クロックの周波数が変化してから0.035sec経過した時点でも、電圧値が安定していない。このことから、従来型のPLL回路では自然角周波数を高く設定することが困難であることが理解できる。
第13図(B)を参照して、逓倍率を4とした本願発明のPLL回路では、参照クロックの周波数が変化した直後では電圧値は不安定となるものの、0.01sec程度経過した時点で電圧値が安定している。この様に、本願発明のPLL回路が従来型のPLL回路よりも早期に電圧が安定する理由は、サンプリングにより補正を行う回数が従来例よりも多いからである。
第13図(C)を参照して、逓倍率を8とした本願発明のPLL回路では、参照クロックの周波数が変化してから0.005sec経過した時点で、電圧値が安定している。
更に、第13図(D)を参照して、逓倍率を16とした本願発明では、電圧値が安定するまでの時間が更に短くなり、0.002sec経過した時点で電圧値が安定する。
以上のことから、本願発明のPLL回路によれば、参照クロックの周波数が変化してから、VCOに印加される電圧値が安定するまでの時間が短くなるので、自然角周波数を高く設定できる。即ち、本願発明のPLL回路は、従来型のものよりも周波数ステップ応答に優れている。
第14図を参照して、次に、位相比較周波数とジッタとの関連を、従来型のPLL回路および本願発明のPLL回路の両方について調べた実験を説明する。ここで、第14図(A)は従来型のPLL回路の実験結果を示し、第14図(B)は本願発明のPLL回路の実験結果を示している。そして、第14図(A)および第14図(B)に示すグラフでは、横軸がVCOから出力される発振クロックの周波数を示し、縦軸はジッタの割合を示している。
そして、ここでは、PLL回路に備えられるローパスフィルタのダンピングファクターζを変化させて実験を行っており、具体的にはζの値を0.1、0.7および1.2に変化させて実験を行った。ここで、ダンピングファクターとは、ローパスフィルタの特性を示す指標であり、PLL回路に内蔵されるローパスフィルタのダンピングファクターは一般的に0.7程度である。
第14図(A)に示す従来型のPLL回路を用いた実験結果と、第14図(B)に示す本発明のPLL回路を用いた実験結果とを比較すると、本願発明のPLL回路ではジッタが少ないことが解る。尚、第14図(B)に示す実験結果は、逓倍率を8倍とした本願発明のPLL回路を使用したものである。
具体的には、第14図(A)を参照すると、ダンピングファクターζが大きい場合に於いて、ジッタが大きくなることが示されている。特に、ζ=1.2の場合には、VCOの出力に含まれるジッタの割合が20%以上であることを示している。更に、このジッタの割合は周波数に依存せず、VCOから出力される発振クロックの周波数が15kHzと低周波の場合に於いてもジッタの割合は高く、更に、35kHzの場合も高い。
一方、第14図(B)を参照すると、ζが何れの場合に於いても、ジッタの割合が従来例よりも小さくなっている。特にζ=1.2の場合では、第14図(A)に示した従来例と比較すると、ジッタの割合は1/4以下と成っている。
以上の実験結果より、本願発明のPLL回路では、どのようなζの値であってもVCOの出力に含まれるジッタの量を低減させることができることが明らかになった。
第15図を参照して、従来型のPLL回路と本発明のPLL回路とを、デジタル−アナログ変換回路(Digital to Analog Converter:DAC)に適用して実験を行った結果を説明する。この図に示すグラフでは、PLL回路を含むDACが内蔵されたオーディオから出力されるオーディオ信号の周波数を横軸で示している。そして、縦軸はトータルハーモニックディストーション(THDと称する)を示している。THDとは、出力される信号に含まれるジッタの量を示している。ここでは、従来型のPLL回路および本発明のPLL回路の両方に対して、入力に加えられるジッタの量とオーディオ信号の周波数とを変化させて実験を行った。またこのグラフでは、従来型のPLL回路に対して行った実験結果を点線にて示し、本発明のPLL回路に対して行った実験結果を実線にて示している。
このグラフを見ても明らかなように、従来例のPLL回路では、オーディオ周波数が高くなると共に、THDの値が増加している。そして、入力ジッタが大きくなると共にTHDの値も大きくなっている。このことから、従来型のPLL回路が組み込まれたオーディオ装置では、入力にジッタが含まれると、特に高周波帯域でノイズが顕著に発生することとなる。
一方、本願発明のPLL回路を使用した機器による実験結果はグラフ中に実線にて示されており、上記した従来例のものと比較するとTHDの値が極めて小さく成っている。このことから、本願発明のPLL回路をオーディオ装置に適用した場合、入力ジッタが出力に与える悪影響を良好に排除することができる。
Claims (13)
- 参照クロックが逓倍された発振クロックを出力し、前記参照クロックと前記発振クロックとの位相差に基づく補正信号を利用して前記発振クロックを補正するPLL回路に於いて、
前記参照クロックと同期性を有する第1波形信号を生成する信号生成部と、
前記参照クロックよりも高い頻度で前記第1波形信号をサンプリングして第1サンプル値を得るサンプル部と、
前記PLL回路が安定状態の場合の波形に基づく第2波形信号をサンプリングした第2サンプル値と前記第1サンプル値とを比較して両者の差に基づく前記補正信号を出力する比較部と、
前記補正信号に基づいて補正された前記発振クロックを出力する出力部と、を具備することを特徴とするPLL回路。 - 前記サンプル部では、前記発振クロックによって前記第1波形信号がサンプリングされることを特徴とする請求の範囲第1項に記載のPLL回路。
- 前記第1波形信号は、前記参照クロックの一周期間に於いて増加減少の波形を有することを特徴とする請求の範囲第1に記載のPLL回路。
- 前記安定状態の波形または、前記安定状態の波形をサンプリングした前記第2サンプル値を記憶する記憶部を更に具備することを特徴とする請求の範囲第1項に記載のPLL回路。
- 前記補正信号を変換して前記出力部を制御する制御部を更に有することを特徴とする請求の範囲第1項に記載のPLL回路。
- 前記第1波形信号は、曲線的な形状を有することを特徴とする請求の範囲第1項に記載のPLL回路。
- 前記第1波形信号は、サイン波、コサイン波、三角波または鋸波の形状を呈することを特徴とする請求の範囲第1項に記載のPLL回路。
- 前記出力部から前記サンプル部に帰還されて前記第1波形信号のサンプリングに使用される前記発振クロックを分周する第1分周部を更に具備することを特徴とする請求の範囲第1項に記載のPLL回路。
- 前記出力部から前記サンプル部に帰還されて前記第1波形信号のサンプリングに使用される前記発振クロックを分周する第1分周部と、
前記信号生成部に入力される前記参照クロックを分周する第2分周部と、を更に備えることを特徴とする請求の範囲第1項に記載のPLL回路。 - 前記第1波形信号は、アナログ波形またはデジタル波形であることを特徴とする請求の範囲第1項に記載のPLL回路。
- 前記第1波形信号は、増分が一定の信号であり、
前記参照クロックの一周期の終端に於ける前記第1波形信号の値が所定の値と異なるときは、次周期に於ける前記第1波形信号の増分を異ならせることを特徴とする請求の範囲第1項に記載のPLL回路。 - 前記信号生成部は、入力された前記参照クロックの周期を測定する周期測定部と、測定された前記周期の逆数を演算する逆数演算部と、前記逆数に基づいて積分を行うことにより鋸波形状の前記第1波形信号を生成する積分部と、前記参照クロックの一周期の終端に於ける前記第1波形信号の誤差を求める誤差算出部とを備え、
前記誤差に基づいて前記積分部における前記鋸波の増分が調整されることを特徴とする請求の範囲第1項に記載のPLL回路。 - 入力信号と出力信号との差を示す補正信号を利用して前記出力信号の特性を補正する制御装置に於いて、
前記入力信号と同期性を有する第1波形信号を生成する信号生成部と、
前記入力信号の周期よりも高い頻度で前記第1波形信号をサンプリングして第1サンプル値を得るサンプル部と、
前記制御装置が安定状態の場合の波形に基づく第2波形信号をサンプリングした第2サンプル値と前記第1サンプル値とを比較して両者の差に基づく前記補正信号を出力する比較部と、
前記補正信号に基づいて補正された前記出力信号を出力する出力部と、を具備することを特徴とする制御装置。
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CSNJ200610050019, 井上学,小林史典,渡邊実, "PLLジッタ低減のためのオーバ・サンプリング位相比較器", 電子情報通信学会2005年基礎・境界ソサイエティ大会講演論文集, 20050907, 第19頁, JP, 社団法人電子情報通信学会 * |
JPN6010001361, 井上学,小林史典,渡邊実, "PLLジッタ低減のためのオーバ・サンプリング位相比較器", 電子情報通信学会2005年基礎・境界ソサイエティ大会講演論文集, 20050907, 第19頁, JP, 社団法人電子情報通信学会 * |
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JP4681667B2 (ja) | 2011-05-11 |
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