JPWO2008111491A1 - ３次相互変調歪補償増幅器とそれを有する低雑音増幅器 - Google Patents

３次相互変調歪補償増幅器とそれを有する低雑音増幅器 Download PDF

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Abstract

小型化が進むチューナに用いる低雑音増幅器は省電力化と低雑音化という性能を求められている。低雑音化を図るために、チューナの初段で使われる増幅器において、３次相互変調歪を低減することが効率のよい方法であるが、歪量を外部からの信号で可変的に調整できる低雑音増幅器が必要とされている。そこで、初段の増幅器（９）からの出力をメイン増幅器（２０）で増幅し、その出力に歪補償増幅器（３０）からの出力を加える構成とする。歪補償増幅器はＱ３からＱ６までの４つのＦＥＴと定電流回路ＣＣ１から構成され、バイアスされるＱ５とＱ６を、Ｑ３とＱ４を通じて入力信号で駆動することで、入力信号と逆相の３次歪を発生させ歪をキャンセルさせる。

Description

本発明は、主として受信機のチューナに用いられる低雑音増幅に関するものであり、より詳しくは３次相互変調歪の補償機能を有する歪補償増幅器とそれを有する低雑音増幅器に関するものである。
近年普及が進むデジタル放送は、高品質かつ多チャンネルのサービスを受信できるというメリットがあるほか、ＯＦＤＭ変調方式の１つのセグメントだけを利用した地上デジタル放送を移動体で受信できるサービスが期待されている。このような移動体受信装置のチューナは、持ち運びが前提であるので、小型化が必要な条件とされる。
チューナの小型化という観点では、従来はトラッキングフィルタにより所望波の信号を選択してから低雑音増幅器（以下「ＬＮＡ」という。）により増幅していた。これに対して、トラッキングフィルタを用いずに、受信した信号をすべて増幅してからミキサを通し、その後所望信号を選択する方式が検討されている。
この方式は、ダイレクトコンバージョン方式や低ＩＦ方式といった受信方式を用いることで実現でき、インダクタを必要とするトラッキングフィルタを省略することができる。すなわち、受信回路の物理的形状を小さくできるという利点がある。
しかし、ＬＮＡにおいて高調波歪が発生すると、複数の信号が重畳された信号を入力したときに相互変調歪が発生し、妨害波の相互変調歪の信号周波数が所望波の周波数にかぶる場合がある。この相互変調歪信号成分は、分離不能なノイズとなってしまう。高調波歪には２次歪、３次歪および４次以上の歪があるが、ＬＮＡの高調波歪において主に問題となるのは３次歪である。従って、ＬＮＡにおいては３次高調波歪を抑える必要がある。
ＬＮＡの高調波歪を抑えるアプローチとしては、ＬＮＡの許容入力信号レベルを上げるアプローチや高調波歪を相殺するアプローチなどがある。ＬＮＡの許容入力信号レベルを上げるアプローチに対しては、消費電力が増え、電源の低電圧化ができないといった問題がある。
相互変調歪の補償の技術としてはフィードフォワード方式やプリディストーション方式などがあるが（特許文献３参照）、これらの方式は主として送信機で使われる歪補償方法であり、受信機の初段の増幅器に用いるには適していない。
受信直後の信号増幅分での相互変調歪の補償は、増幅器の許容信号振幅に対する信号振幅の比によって歪率が変化するといった性質を用いて歪補償を行っていた。例えば、３次相互変調歪率は前記比の２乗に比例するので、異なった入力レンジを持つ増幅器を二つ用意し、その比を特定の値とし、二つの増幅器の出力の差をとることにより、３次相互変調歪を相殺させることが可能となる（特許文献１参照）。
また、低雑音用と低歪用の２種類の増幅器を用意しておき、入力信号のレベルによってこれらを切り替えるようにした構成の発明もある（特許文献２参照）。
特開２０００−２６１２５１号 特開２００６−１４２４１号 特開２００６−２１７６６９号
特許文献１に開示されている方法では、増幅したい信号に対して増幅範囲が相当余裕を持つ増幅器を用意する必要があり、消費電力の観点から不利となっていた。すなわち、受信装置の小型が図れない。また、移動体での受信では、強度がさまざまに異なる信号を受信する必要があり、ＬＮＡのゲインもその都度調整する必要がある。
従って、小型の移動受信装置を得ようとすると、補償量の調整を行えるような手段を有するＬＮＡが必要である。しかし、補償量が調整可能で、ダイレクトコンバージョン方式や低ＩＦ方式といった方式に適用できるようなＬＮＡの提案は、これまで見当たらない。
本発明はかかる課題を解決するために想到されたもので、相互変調歪の補償量の調整が可能な、ＬＮＡを提供するものである。すなわち、増幅される信号に応じた３次歪を有する信号を発生させ、それを増幅される信号に加算する３次相互変調歪補正増幅器を提供するものである。さらに本発明の３次相互変調歪補正増幅器は、歪補償量を調整可能な３次相互変調歪補正増幅器である。またそのような次相互変調歪補正増幅器を有する低雑音増幅器を提供するものである。
そこで本発明の第1の局面では、
差動入力信号の一方が入力される第１の入力点と、
前記差動入力信号の他方が入力される第２の入力点と、
一方の極がグランドに接続され、外部から電流量を制御される制御定電流回路と、
前記第１の入力点に接続されるゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースとからなる第１のトランジスタと、
前記第２の入力点に接続されるゲートと、
ドレインと、
前記第１のトランジスタのソースに接続されたソースとからなる第２のトランジスタと、
一方の極が接地され、外部から電圧を制御される制御バイアス電圧の他方の極に接続されたゲートと、
第１の負荷を介して電源電圧に接続されたドレインと、
前記第１のトランジスタのドレインに接続されたソースからなる第３のトランジスタと、
前記第３のトランジスタのゲートに接続されたゲートと、
第２の負荷を介して前記電源電圧に接続されたドレインと、
前記第２のトランジスタのドレインに接続されたソースからなる第４のトランジスタと、
前記第３のトランジスタのドレインに接続された第１の出力点と、
前記第４のトランジスタのドレインに接続された第２の出力点と、
からなる３次相互変調歪補償増幅器を提供するものである。
また、本発明の第２の局面では、
第１の局面の３次相互変調歪補償増幅器である第１の３次相互変調歪補償増幅器と、
前記第1の３次相互変調歪補償増幅器の後段もしくは前段に設けられ、
前記第１の３次相互変調歪補償増幅器と同じ構成を有する第２の３次相互変調歪補償増幅器とを有する３次相互変調歪補償増幅器であって、
前記第２の３次相互変調補償増幅器は、
前記第１の入力点と前記第１のトランジスタのゲートの間に挿入されたキャパシタと、
前記第２の入力点と前記第２のトランジスタのゲートの間に挿入されたキャパシタと、
前記第１のトランジスタのゲートと前記第２のトランジスタのゲートの間に挿入された抵抗と、
前記請求項１記載の３次相互変調歪補償増幅器の出力点と接続された出力点とを
を有する３次相互変調歪補償増幅器を提供するものである。
また、本発明の第３の局面では、
前記第１の負荷と前記第２の負荷が定電流回路である第１又は２の局面の３次相互変調歪補償増幅器を提供するものである。
また、本発明の第４の局面では、
前記制御定電流回路は、外部から負荷のインピーダンスを制御される可変受動負荷である第１又は２の局面の３次相互変調歪補償増幅器を提供するものである。
また、本発明の第５の局面では、
差動入力信号の一方が入力される第１の入力点と、
前記差動入力信号の他方が入力される第２の入力点と、
一方の極が接地され、外部から電流量を制御される制御定電流回路と、
前記第２の入力点に交流的に接続され、かつ第１のインピーダンス素子を介して一方の極を接地されたバイアス電源の他方の極に接続されたゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースからなる第１のトランジスタと、
前記第１の入力点に交流的に接続され、かつ第２のインピーダンス素子を介して、前記バイアス電源の前記他方の極に接続されたゲートと、
ドレインと、
前記第１のトランジスタのソースに接続されたソースからなる第２のトランジスタと、
前記第１の入力点に接続されたゲートと、
電源電圧に接続されたドレインと、
前記第１のトランジスタのドレインに接続されたソースとからなる第３のトランジスタと、
前記第２の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第２のトランジスタのドレインに接続されたソースとからなる第２のトランジスタと、
前記第３のトランジスタのソースに接続された第１の出力点と、
前記第４のトランジスタのソースに接続された第２の出力点と、
前記第１の出力点とグランドの間に接続された第１の定電流回路と、
前記第２の出力点とグランドの間に接続された第２の定電流回路と、
からなる３次相互変調歪補償増幅器を提供するものである。
また、本発明の第６の局面では、
前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である前記第５の局面の３次相互変調歪補償増幅器を提供するものである。
また、本発明の第７の局面では、
前記第１の定電流回路と前記第２の定電流回路の少なくともいずれかは負荷に置き換えられた前記第５の局面の３次相互変調歪補償増幅器を提供するものである。
また、本発明の第８の局面では、
差動入力信号の一方が入力される第１の入力点と、
前記差動入力信号の他方が入力される第２の入力点と、
一方の極が電源電圧に接続され、外部から電流量を制御される制御定電流回路と、
前記第２の入力点に接続されたゲートと、
前記制御定電流回路の他方の極に接続されたソースと、
ドレインからなる第１のトランジスタと、
前記第１の入力点に接続されたゲートと、
前記第１のトランジスタのソースに接続されたソースと、
ドレインからなり、前記第１のトランジスタと同じ型である第２のトランジスタと
前記第１の入力点に接続されるゲートと、
電源電圧に接続されたドレインと、
前記第１のトランジスタのドレインに接続されたソースとからなり、前記第１のトランジスタと異なる型である第３のトランジスタと、
前記第２の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第２のトランジスタのドレインに接続されたソースとからなり、前記第３のトランジスタと同じ型である第４のトランジスタと、
前記第１のトランジスタのドレインに接続された第１の出力点と、
前記第２のトランジスタのドレインに接続された第２の出力点と、
前記第１の出力点とグランドの間に接続された第１の定電流回路と、
前記第２の出力点とグランドの間に接続された第２の定電流回路と、
からなる３次相互変調歪補償増幅器を提供するものである。
また、本発明の第９の局面は、
前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である第８の局面の３次歪補償増幅器を提供するものである。
また、本発明の第１０の局面は、
前記第１の定電流回路と前記第２の定電流回路の少なくともいずれかは受動負荷に置き換えられた第８の局面の３次相互変調歪補償増幅器を提供するものである。
また、本発明の第１１の局面は、
差動入力信号の一方が入力される第１の入力点と、
前記差動入力信号の他方が入力される第２の入力点と、
一方の極がグランドに接続され、外部から電流量を制御される制御定電流回路と、
一方の極が接地され、外部から制御される制御バイアス電源の他方の極に接続されたゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースからなる第１のトランジスタと、
前記第１のトランジスタのゲートに接続されたゲートと、
ドレインと、
前記第１のトランジスタのソースに接続されたソースからなる第２のトランジスタと、
前記第１の入力点に接続されたゲートと、
電源電圧に接続されたドレインと、
前記第１のトランジスタのドレインに接続されたソースとからなる第３のトランジスタと、
前記第２の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第２のトランジスタのドレインに接続されたソースとからなる第４のトランジスタと、
前記第１のトランジスタのドレインに接続された第１の出力点と、
前記第２のトランジスタのドレインに接続された第２の出力点と、
からなる３次相互変調歪補償増幅器を提供するものである。
また、本発明の第１２の局面は、
前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である第８の局面の３次相互変調歪補償増幅器を提供するものである。
また、本発明の第１３の局面は、
差動入力信号の一方が入力される第１の入力点と、
前記差動入力信号の他方が入力される第２の入力点と、
一方の極が接地され外部から電圧値を制御される制御定電圧回路と、
前記制御定電圧回路の他方の極に接続されたゲートと、
電源電圧に接続されたドレインと、
ソースからなる第１のトランジスタと、
前記第１の入力点に接続されるゲートと、
前記第１のトランジスタのソースに接続されたドレインと、
一方の極が接地された第１の定電流回路の他方の極に接続されたソースとからなる第２のトランジスタと、
前記第２の入力点に接続されるゲートと、
前記第１のトランジスタのソースに接続されたドレインと、
一方の極が接地された第２の定電流回路の他方の極に接続されたソースとからなる第３のトランジスタと、
前記第２のトランジスタのソースに接続された第１の出力点と、
前記第３のトランジスタのソースに接続された第２の出力点と、
からなる３次相互変調歪補償増幅器を提供するものである。
また本発明の第１４の局面は、
前記第１の定電流回路と前記第２の定電流回路の少なくともいずれかは受動負荷に置き換えられた第１３の局面の３次相互変調歪補償増幅器を提供するものである。
また、本発明の第１５の局面は、
差動入力信号の一方が入力される第１の入力点と、
前記差動入力信号の他方が入力される第２の入力点と、
一方の極が接地され外部から電圧値を制御される制御定電圧回路と、
前記制御定電圧回路の他方の極に接続されたゲートと、
電源電圧に接続されたドレインと、
ソースからなる第１のトランジスタと、
前記第１のトランジスタのソースに接続されたソースと、
一方の極が接地されたバイアス電源の他方の極に接続されたゲートと、
ドレインとからなり、前記第１のトランジスタと異なる型である第２のトランジスタと、
前記第１のトランジスタのソースに接続されたソースと、
前記第２のトランジスタのゲートに接続されたゲートと、
ドレインとからなり、前記第２のトランジスタと同じ型である第３のトランジスタと、
前記第１の入力点に接続されるゲートと、
前記第２のトランジスタのドレインに接続されたドレインと、
一方の極が接地された定電流回路の他方の極に接続されたソースとからなり、前記第１のトランジスタと同じ型である第４のトランジスタと、
前記第２の入力点に接続されるゲートと、
前記第３のトランジスタのドレインに接続されたドレインと、
前記第４のトランジスタのソースに接続されたソースとからなり、前記第１のトランジスタと同じ型である第５のトランジスタと、
前記第４のトランジスタのドレインに接続された第１の出力点と、
前記第５のトランジスタのドレインに接続された第２の出力点と、
からなる３次相互変調歪補償増幅器を提供するものである。
また本発明の第１６の局面は、
前記定電流回路が受動負荷に置き換えられた第１５の局面の３次相互変調歪補償増幅器を提供するものである。
また本発明の第１７の局面は、
第１乃至１６の局面の３次相互変調歪補償増幅器を少なくとも１つ以上有する低雑音増幅器を提供するものである。
本発明は、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と定電流回路を組み合わせて入力信号に応じた３次歪信号を発生することができるため、非常に簡単な構成で３次変調歪を補償することができる。また、飽和領域で使用するＦＥＴのゲート電圧を制御することで、３次歪の補償量を調整することのできるＬＮＡを得る事ができる。
実施の形態１の歪補償増幅器を有する低雑音増幅装置の構成を示す図である。 実施の形態２の歪補償増幅器を有する低雑音増幅装置の構成を示す図である。 実施の形態３の歪補償増幅器を有する低雑音増幅装置の構成を示す図である。 実施の形態４の歪補償増幅器を有する低雑音増幅装置の構成を示す図である。 実施の形態５の歪補償増幅器を有する低雑音増幅装置の構成を示す図である。 実施の形態６の歪補償増幅器を有する低雑音増幅装置の構成を示す図である。 実施の形態７の歪補償増幅器を有する低雑音増幅装置の構成を示す図である。 シミュレーションによる実施例に用いた回路の構成を示す図である。 歪補償増幅器を働かせていない場合の出力結果を示すグラフである。 歪補償増幅器を動作させた場合の出力結果を示すグラフである。
符号の説明
９ 初段の増幅器
１０乃至１６ 低雑音増幅器
２０ メイン増幅器
３０乃至３６ 歪補償増幅器
（実施の形態１）
本明細書の説明においては、増幅素子としてＦＥＴを用いるが、バイポーラトランジスタも用いることができる。従って、ゲート、ソース、ドレインはバイポーラトランジスタでは、ベース、エミッタ、コレクタと読み替える。また、トランジスタは「Ｑ」、インダクタンスは「Ｌ」、コンデンサは「Ｃ」、抵抗は「Ｒ」というアルファベットの後ろに数字をつけて表し、アルファベットと数字だけで、その素子を特定する。例えば、コンデンサ（Ｃ１０００）は単に「Ｃ１０００」という場合もある。
図１に本発明のＬＮＡ１０の構成を示す。ＬＮＡ１０は、アンテナ９０からの信号を増幅する初段増幅器９（以後「１ｓｔＡｍｐ」とも呼ぶ）と、メイン増幅器２０と、３次相互変調歪補償増幅器（以後単に「歪補償増幅器」ともいう。）３０からなる。メイン増幅器２０と歪補償増幅器３０は、トランスコンダクタンスアンプとも呼ばれる。このトランスコンダクタンスアンプは、後段の周波数変換器（図示せず）と合わせてミキサと呼ばれることもある。本明細書では、ＬＮＡの一部として説明を行なうが、メイン増幅器２０や歪補償増幅器３０を、トランスコンダクタンスアンプと呼んだとしても、この部分を含むミキサと呼んだとしても、本発明に含まれることはいうまでもない。
初段増幅器９は、アンテナ９０からの受信信号Ｓａｎｔを増幅し、出力信号Ｓｏｒを出力する。出力はＩＮ１およびＩＮ２の２つの点の間の出力となる。なお、ここでは、初段増幅器９の最終段の回路が抵抗負荷を仮定した差動増幅回路であることを想定して、電源電圧Ｖｄｄから抵抗Ｒｍ１とＲｍ２を介した点からの出力とした。しかし、この構成に限定されるものではない。なお、初段増幅器９の出力は平衡出力であってもよいし、不平衡出力であってもよい。不平衡の場合は、ＩＮ１とＩＮ２のいずれかは一定電圧となる。
ＩＮ１およびＩＮ２は初段増幅器９の出力点であり、かつメイン増幅器２０と歪補償増幅器３０の入力点でもある。なお、本発明の歪補償増幅器は通常他の回路と共に使用されるので、入力端子と出力端子は、入力点と出力点ともいう。メイン増幅器２０は、Ｑ１とＱ２、定電流回路であるＩｃ１からなる差動増幅器である。Ｑ１のソースとＱ２のソースは結合され、Ｉｃ１に接続されている。Ｑ１とＱ２のゲートはＩＮ１とＩＮ２にそれぞれ接続される。Ｑ１とＱ２のドレインは、負荷となる抵抗Ｒ１、Ｒ２を介して電源電圧Ｖｄｄに接続される。
初段増幅器９からの出力信号ＳｏｒはＩＮ１およびＩＮ２からメイン増幅器２０に入力され、Ｑ１、Ｑ２とＩｃ１からなる差動増幅回路によって増幅され、負荷となる抵抗Ｒ１およびＲ２を介して電源電圧Ｖｄｄと接続される結合点４１および４２の点に出力される。なお、メイン増幅器２０は１段の差動増幅回路で示したが、多段の差動増幅であってもよい。また、メイン増幅器の定電流回路であるＩｃ１は、抵抗などの受動負荷に置き換えることもできる。
歪補償増幅器３０は、Ｑ３乃至Ｑ６の４つのＦＥＴと、ＦＥＴのゲートをバイアスするバイアス電源ＣＶ１と、定電流回路ＣＣ１からなる。初段増幅器９からの出力ＳｏｒはＱ３およびＱ４のゲートに接続される。Ｑ３およびＱ４のソースはそれぞれ結合され、定電流回路ＣＣ１の負極に接続される。定電流回路ＣＣ１は正極が接地されている。なお、定電流回路は負極から正極に電流を流すように動作する回路である。
Ｑ３およびＱ４のドレインは、Ｑ５およびＱ６のソースにそれぞれ接続される。Ｑ５およびＱ６のドレインは、結合点４１および４２に接続される。すなわち、Ｑ５およびＱ６のドレインは、負荷となる抵抗Ｒ１およびＲ２を介して電源電圧Ｖｄｄに接続される。Ｑ５およびＱ６のゲートは、バイアス電源ＣＶ１に接続される。
歪補償増幅器３０においては、Ｑ３およびＱ４はＦＥＴの線形領域で動作させ、Ｑ５およびＱ６はＦＥＴの飽和領域で動作させる。したがって、Ｑ３およびＱ４はソース−ドレイン間が抵抗のように働き、その抵抗の値が補償増幅器３０の入力信号の電圧によって変化する。Ｑ３、Ｑ４、Ｑ５、Ｑ６によって構成される回路は、定電流回路ＣＣ１に流れる電流をＱ３およびＱ４のソース−ドレイン間の抵抗の値に応じてＱ５およびＱ６のドレイン電流として配分する機能を有している。
すなわち、歪補償増幅器３０は電圧入力電流出力の差動増幅器として動作する。その際、Ｑ３およびＱ４のソース−ドレイン間のコンダクタンスの差が入力電圧に比例し、Ｑ５およびＱ６のゲート−ソース間の電圧が一定であれば歪補償増幅器３０は線形な動作をする。しかし、実際にはＱ５およびＱ６のゲート−ソース間電圧はそれぞれドレイン電流に依存するので、歪補償増幅器３０の入出力特性は奇数次の（特に３次の）歪を持つことになる。
この非線形特性を有する歪補償増幅器３０を接続することによって、結合点４１および４２には、３次歪を含んだ信号が出力されることとなる。また、上記のように接続することで、歪補償増幅器３０とメイン増幅器２０では、増幅する信号の位相は同じで、含まれる３次歪は符号が異なる。
すなわち、結合点４１、４２には、メイン増幅器２０からの歪を有した信号に、それとは逆の歪を有した信号が加えられる。従って、３次歪を相殺し減少させることができる。しかも、本来の信号が加算されるので、ゲインの低下をもたらさない。
さらに、歪補償増幅器３０から出力される３次歪は、バイアス電圧ＣＶ１の大きさを変えることで、歪量を調整することができる。バイアス電圧ＣＶ１は、図１では、バイアス用の定電圧源として記載してあるが、外部からの信号によって可変できるように構成する。変化させる方法は特に制限はなく、アナログ信号によって変化するようにしてもよいし、デジタル信号によって段階的に変更できるようにしてもよい。この意味でバイアス電圧ＣＶ１は、制御バイアス電圧とも呼ぶ。
なお、歪補償増幅器３０の発生する歪量は定電流回路ＣＣ１の電流を調整しても変化させることができる。従って、定電流回路ＣＣ１を外部からの信号によって変化させるようにしてもよい。ここで、外部からの信号とは、ＬＮＡ１０を構成する回路の外側からの制御信号を意味する。この定電流回路ＣＣ１も外部から電流量を制御される意味で、制御定電流回路とも呼ぶ。
結合点４１、４２では、メイン増幅器２０の出力と歪補償増幅器３０の出力が加算され、出力点Ｏｕｔ１とＯｕｔ２に出力される。なお、出力の加算点である意味で、結合点４１および４２は加算器であるといえる。Ｏｕｔ１とＯｕｔ２の間の出力は、３次歪が抑制された信号である。
なお、本実施の形態においては、負荷を抵抗Ｒ１およびＲ２により構成しているが、電源電圧からＱ５およびＱ６のドレインに向かって電流を流す定電流負荷やインダクタ等のインピーダンスを持つ素子や回路を用いてもよい。また、定電流回路ＣＣ１を用いたが、この部分は抵抗などの受動負荷であってもよいし、外部から制御できる可変受動負荷であってもよい。可変受動負荷とは抵抗値などの負荷のインピーダンスを変化させることができるものをいう。この場合ＦＥＴを線形領域で使う場合のように、実質的に可変受動負荷と見なせる構成であってもよい。また、予めいくつかの受動負荷を用意しておき、スイッチで切り替えるといった操作を行っても実質的に可変受動負荷であると見なせる。
また、歪補償の量を外部の信号から調整できるようにしたが、外部の信号から調整するのではなく、あらかじめ決められた電圧により歪補償の量を決定するようにしてもよい。本発明のＬＮＡ１０を半導体集積回路で作製する際に、プロセスばらつきが大きくない場合は、歪補償の量を外部から調整する必要がない場合もあるからである。
また、本実施の形態では、Ｎチャネル型トランジスタを用いたが、電源電圧や定電流回路、制御定電流回路の極性を逆にし、Ｐチャネル型トランジスタを用いても同様の働きをする回路を得ることができる。このように、トランジスタのチャネル型が異なることを、「型」の違うトランジスタとも呼ぶ。一方型が同じ場合は「型」が同じとも言う。バイポーラトランジスタを用いた場合は、ＮＰＮ型とＰＮＰ型が型の違うトランジスタとなる。また、本実施の形態で説明した内容は、本明細書の他の実施の形態にも適宜適用することができる。
また、歪補償を行う量を調整する手段として、ザッピングなどの手法により、外部からの信号により素子のパラメータを調整して固定する方法を用いてもよい。また、メイン増幅器２０と歪補償増幅器３０の出力の加算は、結合点４１および４２で行なったが、これに限定するものではなく、線形性の高い加算器や、逆に一方の信号に非線形歪を与えることができるような加算器を用いても良い。
（実施の形態２）
図２に本実施の形態に係わるＬＮＡ１１を示す。本実施の形態のＬＮＡ１１は実施の形態１のＬＮＡ１０に位相が回転した成分の３次歪に対する歪補償増幅器３１を加えたものである。その他の部分は、実施の形態１と同じである。
初段増幅器９やメイン増幅器２０において発生する３次歪成分は、入力信号に対して３乗した信号の位相を持つものが大半を占めるが、素子の寄生容量や浮遊容量の影響により位相がずれた３次歪成分をある程度含んでしまっている。
従って、３次歪を精度良く補償するためには、位相のずれた３次歪成分も補償する必要がある。Ｑ７、Ｑ８、Ｑ９、Ｑ１０および定電流回路ＣＣ２により構成される歪補償増幅器３１は３次歪のうちの位相が９０度進んだ成分を補償するものである。３次歪の位相がずれた成分は信号の周波数が高くなるほど大きくなるので、Ｃ１、Ｃ２、Ｒ１２により構成されるハイパス・フィルタにより初段増幅器９の増幅器の出力の位相をずらし、その信号に歪を与えて結合点４３および４４で、出力信号に加え合わせ、Ｏｕｔ１、Ｏｕｔ２から出力する。位相がずれた３次歪の補償の大きさはバイアス電圧ＣＶ２若しくは定電流回路ＣＣ２により調整することができる。
このように、３次歪の位相の異なる成分に対して補償する量を調整することができるので、ＬＮＡ１１の初段増幅器９およびメイン増幅器２０において発生する任意の位相の３次歪成分を補償することができ、線形性のより高いＬＮＡを実現することができる。なお、定電流回路ＣＣ２は抵抗などの受動負荷で置き換えることもできる。また、この定電流回路ＣＣ２は実施の形態１同様、制御定電流回路とも呼ぶ。また、電源の極性を反対にし、使用するトランジスタのタイプを逆の型のトランジスタにすれば、同様の働きをする歪補償増幅器を得ることができるのは、実施の形態１と同じである。
（実施の形態３）
図３に本実施の形態のＬＮＡ１２を示す。ＬＮＡ１２は、低出力インピーダンスタイプのＬＮＡである。アンテナ９０からの信号を増幅する第１段の増幅器となる初段増幅器９は、実施の形態１及び２の場合と同じである。歪補償増幅器３２は、Ｑ３１乃至Ｑ３４の４つのＦＥＴと定電流回路ＣＣ３１を含む。初段増幅器９の出力ＩＮ１はＱ３３とＱ３２のゲートに接続される。また、ＩＮ２はＱ３４とＱ３１のゲートに接続される。なお、ＩＮ１とＱ３２のゲート及びＩＮ２とＱ３１のゲートはコンデンサＣ３２とＣ３１を介して接続される。Ｑ３１とＱ３２は、それぞれＲ３１とＲ３２を介してバイアス電源ＶＢ３１と接続される。
Ｑ３１とＱ３２のソースは接続され、またこれらは共に定電流回路ＣＣ３１へも接続される。またＱ３１とＱ３２のドレインはそれぞれＱ３３とＱ３４のソースに接続される。Ｑ３３とＱ３４のドレインは電源電圧Ｖｄｄに接続される。また、Ｑ３３とＱ３４のソースはそれぞれ出力点Ｏｕｔ１とＯｕｔ２に接続される。出力点Ｏｕｔ１とＯｕｔ２には定電流回路Ｉｃ３１とＩｃ３２が接続されている。
Ｑ３１、Ｑ３２、Ｑ３３、Ｑ３４および定電流回路ＣＣ３１は、歪補償の機能を有する歪補償増幅器３２を構成する。初段増幅器９の出力Ｓｏｒは、Ｑ３１乃至Ｑ３４のゲートにそれぞれ入力される。Ｑ３３およびＱ３４はソースフォロワであり、ゲート電圧に入力される信号ＳｏｒをＯｕｔ１およびＯｕｔ２に伝達する。
その際に、後述するように、Ｑ３１、Ｑ３２、ＣＣ３１により構成される回路により歪補償が行われ、初段増幅回路９および歪補償増幅器３２のＱ３３およびＱ３４によって発生する３次歪の総量が相殺される。Ｑ３１、Ｑ３２、ＣＣ３１は差動増幅回路を形成し、初段増幅器９の出力信号の値に応じてＱ３３およびＱ３４により構成されるソースフォロワの負荷電流が変化するようになっている。
Ｑ３１、Ｑ３２、ＣＣ３１により構成される差動増幅器の出力電流は、Ｑ３１およびＱ３２のオーバードライブ電圧が低いと３次歪成分を多く含むようになる。そのＱ３１とＱ３２のオーバードライブ電圧は、ＣＣ３１の出力電流によって調整できる。理想的にはＱ３３およびＱ３４のソース電位はそれぞれのゲート電位をシフトしたものとなるが、実際には負荷電流にも依存する。
Ｑ３１およびＱ３２は、Ｑ３３およびＱ３４の負荷の一部となっているので、Ｑ３１およびＱ３２のドレイン電流に含まれる３次歪成分およびＱ３３およびＱ３４のゲート−ソース間の電圧のソース電圧依存性における非線形性により、出力Ｏｕｔ１およびＯｕｔ２に含まれる３次歪成分が調整されることになる。したがって、定電流回路ＣＣ３１の電流値を調整することにより、３次歪の補償量を調整することができ、その量を適切に調整することにより歪の少ないＬＮＡを実現することができる。この意味でやはり定電流回路ＣＣ３１は制御電流回路とも呼ぶ。なお、本実施の形態ではＱ３１乃至Ｑ３４はすべて飽和領域で動作する。また、定電流回路Ｉｃ３１およびＩｃ３２は、Ｑ３３およびＱ３４に流すバイアス電流を確保するためのものである。なお、Ｉｃ３１とＩｃ３２は抵抗などの受動負荷でおきかえることもできる。
また、定電流回路ＣＣ３１を抵抗などの受動負荷で置き換えることもできる。なお、定電流回路ＣＣ３１を受動負荷で置き換える場合は、可変受動負荷で置き換える。抵抗値などの負荷のインピーダンスの変化で３次歪の補償量を制御するからである。この場合ＦＥＴを線形領域で使う場合のように、実質的に可変抵抗と見なせる構成であればよい。また、予めいくつかの受動負荷を用意しておき、スイッチで切り替えるといった操作をおこなっても実質的に可変受動負荷であると見なせる。
また、定電流回路ＣＣ３１を固定負荷で置き換えることもできる。その場合は、歪補償はバイアス電源ＶＢ３１の電圧量で制御する。ＣＣ３１を負荷で置き換えた場合、その置き換えた負荷に流れる電流をＶＢ３１の電圧により指定することができ、ＶＢ３１の電圧を可変することにより、実質的にＣＣ３１に流れる電流を可変させることに対応するからである。
また、Ｃ３１とＣ３２はＱ３１とＱ３２のベースをバイアスし、かつ入力信号を交流的に接続するために設けられたコンデンサである。すなわち、Ｑ３１とＱ３２のゲートは交流的に入力点と接続していればよい。例えば、バイアスの与え方を変えて、コンデンサＣ３１とＣ３２が他の位置に配置されるような構成にしてもよい。
（実施の形態４）
本実施の形態のＬＮＡ１３を図４に示す。アンテナ９０からの信号を増幅する第１段の増幅器となる初段増幅器９は、他の実施の形態の場合と同じである。歪補償増幅器３３はＱ４１乃至Ｑ４４と定電流回路ＣＣ４１、Ｉｃ４１、Ｉｃ４２を含む。初段増幅器９の出力であるＩＮ１はＱ４２およびＱ４３のゲートに接続される。またＩＮ２はＱ４１、Ｑ４４のゲートに接続される。Ｑ４３とＱ４４のドレインは電源電圧Ｖｄｄに接続される。またＱ４３とＱ４４のソースはそれぞれ出力点Ｏｕｔ１とＯｕｔ２に接続される。
Ｑ４１とＱ４２はＰチャネル型のＦＥＴを用いる。Ｑ４１とＱ４２のソースは定電流回路ＣＣ４１の正極に接続され、負極は電源電圧Ｖｄｄに接続される。Ｑ４１とＱ４２のドレインはそれぞれＯｕｔ１とＯｕｔ２へ接続される。すなわち、Ｑ４３のソースとＱ４１のドレインはともにＯｕｔ１に接続され、Ｑ４４のソースとＱ４２のドレインはともにＯｕｔ２に接続される。
さらにＱ４１とＱ４２のドレインは、定電流回路Ｉｃ４１とＩｃ４２の負極にそれぞれ接続される。Ｉｃ４１とＩｃ４２の正極は接地されている。なお、メイン増幅器は記載していないが、メイン増幅器が初段増幅器９の直後に接続されていてもよい。
Ｑ４３およびＱ４４はソースフォロワであり、ゲート電圧の信号ＳｏｒをＯｕｔ１およびＯｕｔ２に伝達する。その際に、後述するように、Ｑ４１、Ｑ４２、定電流回路ＣＣ４１により構成される回路により歪補償が行われ、初段増幅器９およびＱ４３とＱ４４によって発生する３次歪の総量が相殺される。Ｑ４１、Ｑ４２、ＣＣ４１は差動増幅回路を形成し、初段増幅器９の出力信号の値に応じてＱ４３およびＱ４４により構成されるソースフォロワの負荷電流が減算されるようになっている。Ｑ４１、Ｑ４２、ＣＣ４１により構成される差動増幅器の出力電流は、Ｑ４１およびＱ４２のオーバードライブ電圧が低いと３次歪成分を多く含むようになる。
定電流回路ＣＣ４１の出力電流に応じてＱ４１およびＱ４２のオーバードライブ電圧を調整できる。理想的にはＱ４３およびＱ４４のソース電位はそれぞれのゲート電位をシフトしたものとなるが、実際には負荷電流にも依存する。Ｑ４１およびＱ４２はＱ４３およびＱ４４の負荷の一部となっているので、Ｑ４１およびＱ４２のドレイン電流に含まれる３次歪成分により、出力点Ｏｕｔ１とＯｕｔ２の間からの出力に含まれる３次歪成分が調整されることになる。したがって、定電流回路ＣＣ１の電流値を調整することにより、３次歪の補償量を調整することができ、その量を適切に調整することにより歪の少ないＬＮＡを実現することができる。この意味で定電流回路ＣＣ４１も制御定電流回路と呼ぶ。
本実施の形態は、実施の形態３に対して歪補償増幅器をＰチャネル型のＦＥＴで実現している点が異なる。同じ相互コンダクタンスの値を得ようとしたときＰチャネル型のＦＥＴはＮチャネル型のＦＥＴに比べて形状が大きくなり寄生容量も大きくなってしまうので不利な点もあるが、本実施の形態においてはＱ４１およびＱ４２に対するバイアス回路を省略できるといった利点を持っている。なお、本実施の形態ではＱ３１乃至Ｑ３４はすべて飽和領域で動作する。また、定電流回路Ｉｃ４１、Ｉｃ４２は抵抗に置き換えてもよい。
また、定電流回路ＣＣ４１を負荷で置き換えることもできる。なお、定電流回路ＣＣ４１を負荷で置き換える場合は、可変受動負荷で置き換えることとなる。負荷のインピーダンスの変化で３次歪の補償量を制御するからである。この場合ＦＥＴを線形領域で使う場合のように、実質的に可変受動負荷と見なせる構成であればよい。また、予めいくつかの受動負荷を用意しておき、スイッチで切り替えるといった操作をおこなっても実質的に可変受動負荷であると見なせる。
なお、上記のように本実施の形態では、一部にＰチャネル型ＦＥＴを用いた説明を行ったが、電源などの電極の極性を入れ替えた上で、Ｐチャネル型ＦＥＴとＮチャネル型ＦＥＴを入れ替えても、同様の働きをする歪補償増幅器が得られる。この場合、Ｐチャネル型ＦＥＴであったトランジスタ同士とＮチャネル型ＦＥＴであったトランジスタ同士は、入れ替えを行った後も、それぞれ同じ型のトランジスタを使うことが必要である。
（実施の形態５）
図５に本実施の形態のＬＮＡ１４を示す。アンテナ９０からの信号を増幅する第１段の増幅器となる初段増幅器９は、他の実施の形態の場合と同じである。ＬＮＡ１４は実施の形態４で示したＬＮＡ１３の出力直前の定電流源がないタイプのＬＮＡである。歪補償増幅器３４はＱ５１乃至Ｑ５４と定電流回路ＣＣ５１を含む。初段増幅器９の出力ＩＮ１はＱ５３のゲートに接続され、ＩＮ２はＱ５４のゲートに接続される。Ｑ５３とＱ５４のドレインは電源電圧Ｖｄｄに接続される。またＱ５３とＱ５４のソースはそれぞれ出力点Ｏｕｔ１とＯｕｔ２に接続される。
Ｑ５１とＱ５２のゲートはバイアス電圧ＣＶ５１に接続され、それぞれのソースは定電流回路ＣＣ５１に接続される。また、Ｑ５１のドレインはＱ５３のソースに、そしてＱ５２のドレインはＱ５４のソースに接続される。すなわち、Ｑ５１およびＱ５２のドレインは出力点Ｏｕｔ１およびＯｕｔ２に接続されている。
Ｑ５３およびＱ５４はソースフォロワであり、ゲート電圧の信号ＳｏｒをＯｕｔ１およびＯｕｔ２に伝達する。その際に、後述するように、負荷回路により歪補償が行われ、初段増幅器９およびＱ５３およびＱ５４によって発生する３次歪の総量が相殺される。
したがって、理想的にはＱ５１およびＱ５２も定電流を出力することになるが、Ｑ５１およびＱ５２のドレイン−ソース間の電圧が低くなってくると、Ｑ５１およびＱ５２における定電流特性が崩れ、ドレイン電流がドレイン−ソース間電圧に依存するように変化してくる。すなわち、Ｑ５１およびＱ５はＦＥＴの完全な飽和領域で動作するのではなく、飽和領域から線形領域にわたる領域で使用される。一方Ｑ５３とＱ５４は飽和領域で使用される。
それにともない、Ｑ５１およびＱ５２のドレイン電流に含まれる３次歪信号成分も増えてくる。したがって、Ｑ５１およびＱ５２のゲート電圧ＣＶ５１を調整したり、定電流回路ＣＣ５１の電流値を調整することにより、３次歪の補償量を調整することができ、その量を適切に調整することにより歪の少ないＬＮＡを実現することができる。なお、この意味でバイアス電圧ＣＶ５１は制御バイアス電圧とも呼び、定電流回路ＣＣ５１は制御定電流回路とも呼ぶ。
また、定電流回路ＣＣ５１は抵抗などの受動負荷で置き換えることもできる。なお、定電流回路ＣＣ５１を受動負荷で置き換える場合は、可変受動負荷で置き換えることとなる。抵抗値などの負荷のインピーダンスの変化で３次歪の補償量を制御するからである。この場合ＦＥＴを線形領域で使う場合のように、実質的に可変受動負荷と見なせる構成であればよい。また、予めいくつかの受動負荷を用意しておき、スイッチで切り替えるといった操作をおこなっても実質的に可変受動負荷であると見なせる。また、電源の極性を入れ替え、型の違うトランジスタを用いても同様の働きをする歪補償増幅器を得ることができる。
（実施の形態６）
図６に本実施の形態のＬＮＡ１５を示す。アンテナ９０からの信号を増幅する第１段の増幅器となる初段増幅器９は、他の実施の形態の場合と同じである。歪補償増幅器３５はＱ６１乃至Ｑ６３とバイアス電源ＣＶ６１と定電流回路Ｉｃ６１、Ｉｃ６２を含む。初段増幅器９の出力ＩＮ１はＱ６３のゲートに、またＩＮ２はＱ６４のゲートに接続される。Ｑ６３とＱ６４のドレインは共に、Ｑ６１のソースに接続される。Ｑ６１のドレインは電源電圧Ｖｄｄに接続され、Ｑ６１のゲートはＣＶ６１に接続される。
Ｑ６３とＱ６４のソースはそれぞれ出力点Ｏｕｔ１とＯｕｔ２に接続される。またＱ６３とＱ６４のソースはＩｃ６１とＩｃ６２にも接続される。
Ｑ６３およびＱ６４はソースフォロワであり、ゲート電圧の信号をＯｕｔ１およびＯｕｔ２に伝達する。その際に、後述するように、ソースフォロワ回路により歪補償が行われ、初段増幅器９によって発生する３次歪の総量が相殺される。Ｑ６１は定電圧回路を形成していて、Ｑ６１のゲート電圧によりＱ６３およびＱ６４のドレイン−ソース間電圧を調整することができる。
したがって、理想的にはＱ６３およびＱ６４は入力電圧に対してレベルをシフトした電圧を出力することになるが、Ｑ６３およびＱ６４のドレイン−ソース間の電圧が低くなってくると、Ｑ６３およびＱ６４におけるソースフォロワとしての理想的な特性が崩れ、ドレイン電圧がドレイン−ソース間電圧に依存するように変化してくる。すなわち、Ｑ６３およびＱ６４は、ＦＥＴの完全な飽和領域で動作するのではなく、飽和領域から線形領域にわたる領域で使用される。
それにともない、Ｑ６３およびＱ６４のドレイン電圧に含まれる３次歪信号成分も増えてくる。したがって、Ｑ６１のゲート電圧ＣＶ６１を調整することにより、３次歪の補償量を調整することができ、その量を適切に調整することにより歪の少ないＬＮＡを実現することができる。この意味でバイアス電圧ＣＶ６１は制御バイアス電圧とも呼ぶ。なお、Ｉｃ６１およびＩｃ６２は抵抗などの受動負荷に置き換えてもよい。
（実施の形態７）
図７は本実施の形態のＬＮＡ１６を示す。アンテナ９０からの信号を増幅する第１段の増幅器となる初段増幅器９は、他の実施の形態の場合と同じである。歪補償増幅器３６はＱ７１乃至Ｑ７５およびバイアス電圧ＣＶ７１、ＶＢ７１と定電流回路Ｉｃ７１を含む。初段増幅器９の出力ＩＮ１はＱ７４のゲートに、ＩＮ２はＱ７５のゲートに接続する。Ｑ７４とＱ７５のソースはそれぞれ定電流回路Ｉｃ７１に接続される。またＱ７４とＱ７５のドレインは、出力点Ｏｕｔ１とＯｕｔ２にそれぞれ接続される。
Ｑ７２とＱ７３はＰチャネル型ＦＥＴであり、それぞれのゲートはバイアス電源ＶＢ７１に接続される。Ｑ７２とＱ７３のドレインは、出力点Ｏｕｔ１、Ｏｕｔ２にそれぞれ接続される。すなわち、Ｑ７４のドレインとＱ７２のドレイン、およびＱ７５のドレインとＱ７３のドレインはそれぞれ接続される。なお、Ｑ７１、Ｑ７４、Ｑ７５はＮチャネル型のＦＥＴである。
Ｑ７１のゲートはバイアス電源ＣＶ７１に接続され、ドレインは電源電圧Ｖｄｄに接続される。Ｑ７１のソースは、Ｑ７２およびＱ７３のソースに接続される。すなわち、Ｑ７２とＱ７３のソースは共に接続されている。
上記の構成によりＱ７４、Ｑ７５、定電流回路Ｉｃ７１により歪補償増幅器３６の差動増幅器が構成され、Ｑ７１、Ｑ７２、Ｑ７３により定電流回路が構成されている。Ｑ７２およびＱ７３は定電流回路として動作するが、Ｑ７１が定電圧回路として動作しており、Ｑ７１のゲート電圧であるＣＶ７１の値によりＱ７２およびＱ７３のドレイン−ソース間の電圧が調整できるようになっている。
Ｑ７２およびＱ７３のドレイン−ソース間の電圧が小さいと、Ｑ７２およびＱ７３のソース電流はドレイン−ソース間の電圧に依存するようになり、その際に歪成分を多く含むようになる。すなわち、Ｑ７２およびＱ７３はＦＥＴの完全な飽和領域で動作するのではなく、飽和領域から線形領域にわたる領域で動作する。したがって、ＣＶ７１の値を調整することにより、定電流回路に流れてしまう歪信号成分の大きさを調整することができ、初段増幅回路９およびＱ７４、Ｑ７５、Ｉｃ７１で構成される差動増幅器で発生した歪を相殺することができる。この意味でバイアス電圧ＣＶ７１は制御バイアス電圧と呼ぶ。なお、Ｉｃ７１は抵抗などの受動負荷に置き換えてもよい。
本発明の歪補償増幅器を有するＬＮＡの効果をシミュレーションを使って検証した結果を示す。用いた回路シミュレーションソフトは、ＳＩＭｅｔｒｉｘ（Ｃａｔｅｎａ社製）である。デバイスパラメータは０．１８ミクロンＣＭＯＳプロセスのデバイスパラメータを用いた。
図８はシミュレーションに用いた回路である。図８は図１の回路に対応するものであり、Ｑ２０１、Ｑ２０２、Ｑ２１０、Ｑ２１１が図１の歪補償増幅器３０におけるＱ５、Ｑ６、Ｑ３、Ｑ４にそれぞれ対応する。その部分を図８では点線枠６０で示した。また、図１で歪の補償量を調整する定電流回路ＣＣ１は図８では定電流回路６１である。図８の回路では歪補正量の調整はＶ２０８の電圧を調整する。
入力信号はＶ２０２と、Ｖ２０６である。Ｖ２０２は６００ＭＨｚ、Ｖ２０６は６２４ＭＨｚである。ともに振幅２０ｍＶである。アンプへのそれぞれの入力信号は、入力インピーダンスＲ２０１の影響でそれぞれ半分の値となる。従って、アンプへの入力信号の最大振幅は２０ｍＶ、ＲＭＳ値は１０ｍＶｒｍｓとなる。出力はＶＯＵＴ１とＶＯＵＴ２である。
図８の他の素子は以下の特性を有する。Ｖ２０１は１．８Ｖ、Ｖ２０３は１．０６Ｖ、Ｖ２０４は１．２５Ｖ、Ｖ２０５とＶ２０８は６００ｍＶである。なお、Ｖ２０７は欠番である。Ｒ２０１は５０Ω、Ｒ２０２、Ｒ２０３、Ｒ２０４は６００Ω、Ｒ２０５、Ｒ２０６は５０ｋΩ、Ｒ２０７は４ｋΩ、Ｒ２０８は５２５Ωである。Ｃ２０１は１ｎＦ、Ｃ２０２は１０ｐＦである。トランジスタは、Ｑ２１４とＱ２１５がＰチャネル型ＦＥＴであり、その他は全てＮチャネル型ＦＥＴである。
トランジスタの大きさは、チャネル幅Ｗが５μｍ、チャネル長Ｌが１８０ｎｍであることが全て共通である。Ｑ２０１、Ｑ２０２、Ｑ２１０とＱ２１１のＭ（フィンガー数、以下同じ）は５、Ｑ２０３、Ｑ２０４とＱ２０５のＭは２０、Ｑ２０６のＭは２８、Ｑ２０７とＱ２０８のＭは２０、Ｑ２０９のＭは３、Ｑ２１４とＱ２１５のＭは１６である。なお、Ｑ２１２とＱ２１３は欠番である。また、素子温度は２７℃とした。なお、フィンガー数はマルチプリシティー（Ｍｕｌｔｉｐｌｉｃｉｔｙ）のことで、トランジスタの並列個数をさす。
図９は、出力信号をスペクトル表示したものである。図８の点線枠６０と６１で示した歪補償増幅器の部分は動作させていない場合の結果である。縦軸は出力レベル（振幅）を表し、横軸は周波数を示す。入力信号に対応する信号は信号１００（６００ＭＨｚ）と信号１０１（６２４ＭＨｚ）である。３次歪信号成分は図中においては５７６ＭＨｚの信号１１０と６４８ＭＨｚの信号１２０である。なお、５５２ＭＨｚと６７２ＭＨｚには５次歪成分が出ている。また、２次歪、４次歪はこのグラフの外にある。
今、入力に対応する信号１００と信号１０１がほぼ同じ１００ｍＶである。信号１１０と信号１２０の１００ｍＶからのレベル差をそれぞれレベル差１１１とレベル差１２１とする。図９では、レベル差１１１とレベル差１２１はほぼ同じで−５２ｄＢ程度である。
図１０は、図９の出力に対して、図８の回路のＶ２０８を調整し、歪補償増幅器を駆動する定電流回路の電流量を調整した場合の出力を示したグラフである。３次歪信号成分の信号１１０と信号１２０は、信号１１２と信号１２２となり、本発明の歪補償増幅器を調整する前の図８と比較して低下しているのが分かる。
信号１１２は、信号１１０と比較してレベル差１１３だけ歪が改善されており、これは約−４１ｄＢであった。また信号１２２は信号１２０と比較してレベル差１２３だけ歪が改善されており、およそ−３５ｄＢの改善であった。このように本発明の歪補償増幅器は３次歪の改善に効果があることを確認した。
本発明は通信機器のチューナに用いる低雑音増幅をする箇所に初段の増幅器とともに用いることで、３次歪を抑えることができる。したがって特にダイレクトコンバージョン方式で動作させるチューナには好適に利用することができる。
本発明は、主として受信機のチューナに用いられる低雑音増幅に関するものであり、より詳しくは３次相互変調歪の補償機能を有する歪補償増幅器とそれを有する低雑音増幅器に関するものである。
近年普及が進むデジタル放送は、高品質かつ多チャンネルのサービスを受信できるというメリットがあるほか、ＯＦＤＭ変調方式の１つのセグメントだけを利用した地上デジタル放送を移動体で受信できるサービスが期待されている。このような移動体受信装置のチューナは、持ち運びが前提であるので、小型化が必要な条件とされる。
チューナの小型化という観点では、従来はトラッキングフィルタにより所望波の信号を選択してから低雑音増幅器（以下「ＬＮＡ」という。）により増幅していた。これに対して、トラッキングフィルタを用いずに、受信した信号をすべて増幅してからミキサを通し、その後所望信号を選択する方式が検討されている。
この方式は、ダイレクトコンバージョン方式や低ＩＦ方式といった受信方式を用いることで実現でき、インダクタを必要とするトラッキングフィルタを省略することができる。すなわち、受信回路の物理的形状を小さくできるという利点がある。
しかし、ＬＮＡにおいて高調波歪が発生すると、複数の信号が重畳された信号を入力したときに相互変調歪が発生し、妨害波の相互変調歪の信号周波数が所望波の周波数にかぶる場合がある。この相互変調歪信号成分は、分離不能なノイズとなってしまう。高調波歪には２次歪、３次歪および４次以上の歪があるが、ＬＮＡの高調波歪において主に問題となるのは３次歪である。従って、ＬＮＡにおいては３次高調波歪を抑える必要がある。
ＬＮＡの高調波歪を抑えるアプローチとしては、ＬＮＡの許容入力信号レベルを上げるアプローチや高調波歪を相殺するアプローチなどがある。ＬＮＡの許容入力信号レベルを上げるアプローチに対しては、消費電力が増え、電源の低電圧化ができないといった問題がある。
相互変調歪の補償の技術としてはフィードフォワード方式やプリディストーション方式などがあるが（特許文献３参照）、これらの方式は主として送信機で使われる歪補償方法であり、受信機の初段の増幅器に用いるには適していない。
受信直後の信号増幅分での相互変調歪の補償は、増幅器の許容信号振幅に対する信号振幅の比によって歪率が変化するといった性質を用いて歪補償を行っていた。例えば、３次相互変調歪率は前記比の２乗に比例するので、異なった入力レンジを持つ増幅器を二つ用意し、その比を特定の値とし、二つの増幅器の出力の差をとることにより、３次相互変調歪を相殺させることが可能となる（特許文献１参照）。
また、低雑音用と低歪用の２種類の増幅器を用意しておき、入力信号のレベルによってこれらを切り替えるようにした構成の発明もある（特許文献２参照）。
特開２０００−２６１２５１号 特開２００６−１４２４１号 特開２００６−２１７６６９号
特許文献１に開示されている方法では、増幅したい信号に対して増幅範囲が相当余裕を持つ増幅器を用意する必要があり、消費電力の観点から不利となっていた。すなわち、受信装置の小型が図れない。また、移動体での受信では、強度がさまざまに異なる信号を受信する必要があり、ＬＮＡのゲインもその都度調整する必要がある。
従って、小型の移動受信装置を得ようとすると、補償量の調整を行えるような手段を有するＬＮＡが必要である。しかし、補償量が調整可能で、ダイレクトコンバージョン方式や低ＩＦ方式といった方式に適用できるようなＬＮＡの提案は、これまで見当たらない。
本発明はかかる課題を解決するために想到されたもので、相互変調歪の補償量の調整が可能な、ＬＮＡを提供するものである。すなわち、増幅される信号に応じた３次歪を有する信号を発生させ、それを増幅される信号に加算する３次相互変調歪補正増幅器を提供するものである。さらに本発明の３次相互変調歪補正増幅器は、歪補償量を調整可能な３次相互変調歪補正増幅器である。またそのような次相互変調歪補正増幅器を有する低雑音増幅器を提供するものである。
そこで本発明の第1の局面では、
差動入力信号の一方が入力される第１の入力点と、
前記差動入力信号の他方が入力される第２の入力点と、
一方の極がグランドに接続され、外部から電流量を制御される制御定電流回路と、
前記第１の入力点に接続されるゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースとからなる第１のトランジスタと、
前記第２の入力点に接続されるゲートと、
ドレインと、
前記第１のトランジスタのソースに接続されたソースとからなる第２のトランジスタと、
一方の極が接地され、外部から電圧を制御される制御バイアス電圧の他方の極に接続されたゲートと、
第１の負荷を介して電源電圧に接続されたドレインと、
前記第１のトランジスタのドレインに接続されたソースからなる第３のトランジスタと、
前記第３のトランジスタのゲートに接続されたゲートと、
第２の負荷を介して前記電源電圧に接続されたドレインと、
前記第２のトランジスタのドレインに接続されたソースからなる第４のトランジスタと、
前記第３のトランジスタのドレインに接続された第１の出力点と、
前記第４のトランジスタのドレインに接続された第２の出力点と、
からなる３次相互変調歪補償増幅器を提供するものである。
また、本発明の第２の局面では、
第１の局面の３次相互変調歪補償増幅器である第１の３次相互変調歪補償増幅器と、
前記第1の３次相互変調歪補償増幅器の後段もしくは前段に設けられ、
前記第１の３次相互変調歪補償増幅器と同じ構成を有する第２の３次相互変調歪補償増幅器とを有する３次相互変調歪補償増幅器であって、
前記第２の３次相互変調補償増幅器は、
前記第１の入力点と前記第１のトランジスタのゲートの間に挿入されたキャパシタと、
前記第２の入力点と前記第２のトランジスタのゲートの間に挿入されたキャパシタと、
前記第１のトランジスタのゲートと前記第２のトランジスタのゲートの間に挿入された抵抗と、
前記請求項１記載の３次相互変調歪補償増幅器の出力点と接続された出力点とを
を有する３次相互変調歪補償増幅器を提供するものである。
また、本発明の第３の局面では、
前記第１の負荷と前記第２の負荷が定電流回路である第１又は２の局面の３次相互変調歪補償増幅器を提供するものである。
また、本発明の第４の局面では、
前記制御定電流回路は、外部から負荷のインピーダンスを制御される可変受動負荷である第１又は２の局面の３次相互変調歪補償増幅器を提供するものである。
また、本発明の第５の局面では、
差動入力信号の一方が入力される第１の入力点と、
前記差動入力信号の他方が入力される第２の入力点と、
一方の極が接地され、外部から電流量を制御される制御定電流回路と、
前記第２の入力点に交流的に接続され、かつ第１のインピーダンス素子を介して一方の極を接地されたバイアス電源の他方の極に接続されたゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースからなる第１のトランジスタと、
前記第１の入力点に交流的に接続され、かつ第２のインピーダンス素子を介して、前記バイアス電源の前記他方の極に接続されたゲートと、
ドレインと、
前記第１のトランジスタのソースに接続されたソースからなる第２のトランジスタと、
前記第１の入力点に接続されたゲートと、
電源電圧に接続されたドレインと、
前記第１のトランジスタのドレインに接続されたソースとからなる第３のトランジスタと、
前記第２の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第２のトランジスタのドレインに接続されたソースとからなる第２のトランジスタと、
前記第３のトランジスタのソースに接続された第１の出力点と、
前記第４のトランジスタのソースに接続された第２の出力点と、
前記第１の出力点とグランドの間に接続された第１の定電流回路と、
前記第２の出力点とグランドの間に接続された第２の定電流回路と、
からなる３次相互変調歪補償増幅器を提供するものである。
また、本発明の第６の局面では、
前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である前記第５の局面の３次相互変調歪補償増幅器を提供するものである。
また、本発明の第７の局面では、
前記第１の定電流回路と前記第２の定電流回路の少なくともいずれかは負荷に置き換えられた前記第５の局面の３次相互変調歪補償増幅器を提供するものである。
また、本発明の第８の局面では、
差動入力信号の一方が入力される第１の入力点と、
前記差動入力信号の他方が入力される第２の入力点と、
一方の極が電源電圧に接続され、外部から電流量を制御される制御定電流回路と、
前記第２の入力点に接続されたゲートと、
前記制御定電流回路の他方の極に接続されたソースと、
ドレインからなる第１のトランジスタと、
前記第１の入力点に接続されたゲートと、
前記第１のトランジスタのソースに接続されたソースと、
ドレインからなり、前記第１のトランジスタと同じ型である第２のトランジスタと
前記第１の入力点に接続されるゲートと、
電源電圧に接続されたドレインと、
前記第１のトランジスタのドレインに接続されたソースとからなり、前記第１のトランジスタと異なる型である第３のトランジスタと、
前記第２の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第２のトランジスタのドレインに接続されたソースとからなり、前記第３のトランジスタと同じ型である第４のトランジスタと、
前記第１のトランジスタのドレインに接続された第１の出力点と、
前記第２のトランジスタのドレインに接続された第２の出力点と、
前記第１の出力点とグランドの間に接続された第１の定電流回路と、
前記第２の出力点とグランドの間に接続された第２の定電流回路と、
からなる３次相互変調歪補償増幅器を提供するものである。
また、本発明の第９の局面は、
前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である第８の局面の３次歪補償増幅器を提供するものである。
また、本発明の第１０の局面は、
前記第１の定電流回路と前記第２の定電流回路の少なくともいずれかは受動負荷に置き換えられた第８の局面の３次相互変調歪補償増幅器を提供するものである。
また、本発明の第１１の局面は、
差動入力信号の一方が入力される第１の入力点と、
前記差動入力信号の他方が入力される第２の入力点と、
一方の極がグランドに接続され、外部から電流量を制御される制御定電流回路と、
一方の極が接地され、外部から制御される制御バイアス電源の他方の極に接続されたゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースからなる第１のトランジスタと、
前記第１のトランジスタのゲートに接続されたゲートと、
ドレインと、
前記第１のトランジスタのソースに接続されたソースからなる第２のトランジスタと、
前記第１の入力点に接続されたゲートと、
電源電圧に接続されたドレインと、
前記第１のトランジスタのドレインに接続されたソースとからなる第３のトランジスタと、
前記第２の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第２のトランジスタのドレインに接続されたソースとからなる第４のトランジスタと、
前記第１のトランジスタのドレインに接続された第１の出力点と、
前記第２のトランジスタのドレインに接続された第２の出力点と、
からなる３次相互変調歪補償増幅器を提供するものである。
また、本発明の第１２の局面は、
前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である第８の局面の３次相互変調歪補償増幅器を提供するものである。
また、本発明の第１３の局面は、
差動入力信号の一方が入力される第１の入力点と、
前記差動入力信号の他方が入力される第２の入力点と、
一方の極が接地され外部から電圧値を制御される制御定電圧回路と、
前記制御定電圧回路の他方の極に接続されたゲートと、
電源電圧に接続されたドレインと、
ソースからなる第１のトランジスタと、
前記第１の入力点に接続されるゲートと、
前記第１のトランジスタのソースに接続されたドレインと、
一方の極が接地された第１の定電流回路の他方の極に接続されたソースとからなる第２のトランジスタと、
前記第２の入力点に接続されるゲートと、
前記第１のトランジスタのソースに接続されたドレインと、
一方の極が接地された第２の定電流回路の他方の極に接続されたソースとからなる第３のトランジスタと、
前記第２のトランジスタのソースに接続された第１の出力点と、
前記第３のトランジスタのソースに接続された第２の出力点と、
からなる３次相互変調歪補償増幅器を提供するものである。
また本発明の第１４の局面は、
前記第１の定電流回路と前記第２の定電流回路の少なくともいずれかは受動負荷に置き換えられた第１３の局面の３次相互変調歪補償増幅器を提供するものである。
また、本発明の第１５の局面は、
差動入力信号の一方が入力される第１の入力点と、
前記差動入力信号の他方が入力される第２の入力点と、
一方の極が接地され外部から電圧値を制御される制御定電圧回路と、
前記制御定電圧回路の他方の極に接続されたゲートと、
電源電圧に接続されたドレインと、
ソースからなる第１のトランジスタと、
前記第１のトランジスタのソースに接続されたソースと、
一方の極が接地されたバイアス電源の他方の極に接続されたゲートと、
ドレインとからなり、前記第１のトランジスタと異なる型である第２のトランジスタと、
前記第１のトランジスタのソースに接続されたソースと、
前記第２のトランジスタのゲートに接続されたゲートと、
ドレインとからなり、前記第２のトランジスタと同じ型である第３のトランジスタと、
前記第１の入力点に接続されるゲートと、
前記第２のトランジスタのドレインに接続されたドレインと、
一方の極が接地された定電流回路の他方の極に接続されたソースとからなり、前記第１のトランジスタと同じ型である第４のトランジスタと、
前記第２の入力点に接続されるゲートと、
前記第３のトランジスタのドレインに接続されたドレインと、
前記第４のトランジスタのソースに接続されたソースとからなり、前記第１のトランジスタと同じ型である第５のトランジスタと、
前記第４のトランジスタのドレインに接続された第１の出力点と、
前記第５のトランジスタのドレインに接続された第２の出力点と、
からなる３次相互変調歪補償増幅器を提供するものである。
また本発明の第１６の局面は、
前記定電流回路が受動負荷に置き換えられた第１５の局面の３次相互変調歪補償増幅器を提供するものである。
また本発明の第１７の局面は、
第１乃至１６の局面の３次相互変調歪補償増幅器を少なくとも１つ以上有する低雑音増幅器を提供するものである。
本発明は、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と定電流回路を組み合わせて入力信号に応じた３次歪信号を発生することができるため、非常に簡単な構成で３次変調歪を補償することができる。また、飽和領域で使用するＦＥＴのゲート電圧を制御することで、３次歪の補償量を調整することのできるＬＮＡを得る事ができる。
実施の形態１の歪補償増幅器を有する低雑音増幅装置の構成を示す図である。 実施の形態２の歪補償増幅器を有する低雑音増幅装置の構成を示す図である。 実施の形態３の歪補償増幅器を有する低雑音増幅装置の構成を示す図である。 実施の形態４の歪補償増幅器を有する低雑音増幅装置の構成を示す図である。 実施の形態５の歪補償増幅器を有する低雑音増幅装置の構成を示す図である。 実施の形態６の歪補償増幅器を有する低雑音増幅装置の構成を示す図である。 実施の形態７の歪補償増幅器を有する低雑音増幅装置の構成を示す図である。 シミュレーションによる実施例に用いた回路の構成を示す図である。 歪補償増幅器を働かせていない場合の出力結果を示すグラフである。 歪補償増幅器を動作させた場合の出力結果を示すグラフである。
（実施の形態１）
本明細書の説明においては、増幅素子としてＦＥＴを用いるが、バイポーラトランジスタも用いることができる。従って、ゲート、ソース、ドレインはバイポーラトランジスタでは、ベース、エミッタ、コレクタと読み替える。また、トランジスタは「Ｑ」、インダクタンスは「Ｌ」、コンデンサは「Ｃ」、抵抗は「Ｒ」というアルファベットの後ろに数字をつけて表し、アルファベットと数字だけで、その素子を特定する。例えば、コンデンサ（Ｃ１０００）は単に「Ｃ１０００」という場合もある。
図１に本発明のＬＮＡ１０の構成を示す。ＬＮＡ１０は、アンテナ９０からの信号を増幅する初段増幅器９（以後「１ｓｔＡｍｐ」とも呼ぶ）と、メイン増幅器２０と、３次相互変調歪補償増幅器（以後単に「歪補償増幅器」ともいう。）３０からなる。メイン増幅器２０と歪補償増幅器３０は、トランスコンダクタンスアンプとも呼ばれる。このトランスコンダクタンスアンプは、後段の周波数変換器（図示せず）と合わせてミキサと呼ばれることもある。本明細書では、ＬＮＡの一部として説明を行なうが、メイン増幅器２０や歪補償増幅器３０を、トランスコンダクタンスアンプと呼んだとしても、この部分を含むミキサと呼んだとしても、本発明に含まれることはいうまでもない。
初段増幅器９は、アンテナ９０からの受信信号Ｓａｎｔを増幅し、出力信号Ｓｏｒを出力する。出力はＩＮ１およびＩＮ２の２つの点の間の出力となる。なお、ここでは、初段増幅器９の最終段の回路が抵抗負荷を仮定した差動増幅回路であることを想定して、電源電圧Ｖｄｄから抵抗Ｒｍ１とＲｍ２を介した点からの出力とした。しかし、この構成に限定されるものではない。なお、初段増幅器９の出力は平衡出力であってもよいし、不平衡出力であってもよい。不平衡の場合は、ＩＮ１とＩＮ２のいずれかは一定電圧となる。
ＩＮ１およびＩＮ２は初段増幅器９の出力点であり、かつメイン増幅器２０と歪補償増幅器３０の入力点でもある。なお、本発明の歪補償増幅器は通常他の回路と共に使用されるので、入力端子と出力端子は、入力点と出力点ともいう。メイン増幅器２０は、Ｑ１とＱ２、定電流回路であるＩｃ１からなる差動増幅器である。Ｑ１のソースとＱ２のソースは結合され、Ｉｃ１に接続されている。Ｑ１とＱ２のゲートはＩＮ１とＩＮ２にそれぞれ接続される。Ｑ１とＱ２のドレインは、負荷となる抵抗Ｒ１、Ｒ２を介して電源電圧Ｖｄｄに接続される。
初段増幅器９からの出力信号ＳｏｒはＩＮ１およびＩＮ２からメイン増幅器２０に入力され、Ｑ１、Ｑ２とＩｃ１からなる差動増幅回路によって増幅され、負荷となる抵抗Ｒ１およびＲ２を介して電源電圧Ｖｄｄと接続される結合点４１および４２の点に出力される。なお、メイン増幅器２０は１段の差動増幅回路で示したが、多段の差動増幅であってもよい。また、メイン増幅器の定電流回路であるＩｃ１は、抵抗などの受動負荷に置き換えることもできる。
歪補償増幅器３０は、Ｑ３乃至Ｑ６の４つのＦＥＴと、ＦＥＴのゲートをバイアスするバイアス電源ＣＶ１と、定電流回路ＣＣ１からなる。初段増幅器９からの出力ＳｏｒはＱ３およびＱ４のゲートに接続される。Ｑ３およびＱ４のソースはそれぞれ結合され、定電流回路ＣＣ１の負極に接続される。定電流回路ＣＣ１は正極が接地されている。なお、定電流回路は負極から正極に電流を流すように動作する回路である。
Ｑ３およびＱ４のドレインは、Ｑ５およびＱ６のソースにそれぞれ接続される。Ｑ５およびＱ６のドレインは、結合点４１および４２に接続される。すなわち、Ｑ５およびＱ６のドレインは、負荷となる抵抗Ｒ１およびＲ２を介して電源電圧Ｖｄｄに接続される。Ｑ５およびＱ６のゲートは、バイアス電源ＣＶ１に接続される。
歪補償増幅器３０においては、Ｑ３およびＱ４はＦＥＴの線形領域で動作させ、Ｑ５およびＱ６はＦＥＴの飽和領域で動作させる。したがって、Ｑ３およびＱ４はソース−ドレイン間が抵抗のように働き、その抵抗の値が補償増幅器３０の入力信号の電圧によって変化する。Ｑ３、Ｑ４、Ｑ５、Ｑ６によって構成される回路は、定電流回路ＣＣ１に流れる電流をＱ３およびＱ４のソース−ドレイン間の抵抗の値に応じてＱ５およびＱ６のドレイン電流として配分する機能を有している。
すなわち、歪補償増幅器３０は電圧入力電流出力の差動増幅器として動作する。その際、Ｑ３およびＱ４のソース−ドレイン間のコンダクタンスの差が入力電圧に比例し、Ｑ５およびＱ６のゲート−ソース間の電圧が一定であれば歪補償増幅器３０は線形な動作をする。しかし、実際にはＱ５およびＱ６のゲート−ソース間電圧はそれぞれドレイン電流に依存するので、歪補償増幅器３０の入出力特性は奇数次の（特に３次の）歪を持つことになる。
この非線形特性を有する歪補償増幅器３０を接続することによって、結合点４１および４２には、３次歪を含んだ信号が出力されることとなる。また、上記のように接続することで、歪補償増幅器３０とメイン増幅器２０では、増幅する信号の位相は同じで、含まれる３次歪は符号が異なる。
すなわち、結合点４１、４２には、メイン増幅器２０からの歪を有した信号に、それとは逆の歪を有した信号が加えられる。従って、３次歪を相殺し減少させることができる。しかも、本来の信号が加算されるので、ゲインの低下をもたらさない。
さらに、歪補償増幅器３０から出力される３次歪は、バイアス電圧ＣＶ１の大きさを変えることで、歪量を調整することができる。バイアス電圧ＣＶ１は、図１では、バイアス用の定電圧源として記載してあるが、外部からの信号によって可変できるように構成する。変化させる方法は特に制限はなく、アナログ信号によって変化するようにしてもよいし、デジタル信号によって段階的に変更できるようにしてもよい。この意味でバイアス電圧ＣＶ１は、制御バイアス電圧とも呼ぶ。
なお、歪補償増幅器３０の発生する歪量は定電流回路ＣＣ１の電流を調整しても変化させることができる。従って、定電流回路ＣＣ１を外部からの信号によって変化させるようにしてもよい。ここで、外部からの信号とは、ＬＮＡ１０を構成する回路の外側からの制御信号を意味する。この定電流回路ＣＣ１も外部から電流量を制御される意味で、制御定電流回路とも呼ぶ。
結合点４１、４２では、メイン増幅器２０の出力と歪補償増幅器３０の出力が加算され、出力点Ｏｕｔ１とＯｕｔ２に出力される。なお、出力の加算点である意味で、結合点４１および４２は加算器であるといえる。Ｏｕｔ１とＯｕｔ２の間の出力は、３次歪が抑制された信号である。
なお、本実施の形態においては、負荷を抵抗Ｒ１およびＲ２により構成しているが、電源電圧からＱ５およびＱ６のドレインに向かって電流を流す定電流負荷やインダクタ等のインピーダンスを持つ素子や回路を用いてもよい。また、定電流回路ＣＣ１を用いたが、この部分は抵抗などの受動負荷であってもよいし、外部から制御できる可変受動負荷であってもよい。可変受動負荷とは抵抗値などの負荷のインピーダンスを変化させることができるものをいう。この場合ＦＥＴを線形領域で使う場合のように、実質的に可変受動負荷と見なせる構成であってもよい。また、予めいくつかの受動負荷を用意しておき、スイッチで切り替えるといった操作を行っても実質的に可変受動負荷であると見なせる。
また、歪補償の量を外部の信号から調整できるようにしたが、外部の信号から調整するのではなく、あらかじめ決められた電圧により歪補償の量を決定するようにしてもよい。本発明のＬＮＡ１０を半導体集積回路で作製する際に、プロセスばらつきが大きくない場合は、歪補償の量を外部から調整する必要がない場合もあるからである。
また、本実施の形態では、Ｎチャネル型トランジスタを用いたが、電源電圧や定電流回路、制御定電流回路の極性を逆にし、Ｐチャネル型トランジスタを用いても同様の働きをする回路を得ることができる。このように、トランジスタのチャネル型が異なることを、「型」の違うトランジスタとも呼ぶ。一方型が同じ場合は「型」が同じとも言う。バイポーラトランジスタを用いた場合は、ＮＰＮ型とＰＮＰ型が型の違うトランジスタとなる。また、本実施の形態で説明した内容は、本明細書の他の実施の形態にも適宜適用することができる。
また、歪補償を行う量を調整する手段として、ザッピングなどの手法により、外部からの信号により素子のパラメータを調整して固定する方法を用いてもよい。また、メイン増幅器２０と歪補償増幅器３０の出力の加算は、結合点４１および４２で行なったが、これに限定するものではなく、線形性の高い加算器や、逆に一方の信号に非線形歪を与えることができるような加算器を用いても良い。
（実施の形態２）
図２に本実施の形態に係わるＬＮＡ１１を示す。本実施の形態のＬＮＡ１１は実施の形態１のＬＮＡ１０に位相が回転した成分の３次歪に対する歪補償増幅器３１を加えたものである。その他の部分は、実施の形態１と同じである。
初段増幅器９やメイン増幅器２０において発生する３次歪成分は、入力信号に対して３乗した信号の位相を持つものが大半を占めるが、素子の寄生容量や浮遊容量の影響により位相がずれた３次歪成分をある程度含んでしまっている。
従って、３次歪を精度良く補償するためには、位相のずれた３次歪成分も補償する必要がある。Ｑ７、Ｑ８、Ｑ９、Ｑ１０および定電流回路ＣＣ２により構成される歪補償増幅器３１は３次歪のうちの位相が９０度進んだ成分を補償するものである。３次歪の位相がずれた成分は信号の周波数が高くなるほど大きくなるので、Ｃ１、Ｃ２、Ｒ１２により構成されるハイパス・フィルタにより初段増幅器９の増幅器の出力の位相をずらし、その信号に歪を与えて結合点４３および４４で、出力信号に加え合わせ、Ｏｕｔ１、Ｏｕｔ２から出力する。位相がずれた３次歪の補償の大きさはバイアス電圧ＣＶ２若しくは定電流回路ＣＣ２により調整することができる。
このように、３次歪の位相の異なる成分に対して補償する量を調整することができるので、ＬＮＡ１１の初段増幅器９およびメイン増幅器２０において発生する任意の位相の３次歪成分を補償することができ、線形性のより高いＬＮＡを実現することができる。なお、定電流回路ＣＣ２は抵抗などの受動負荷で置き換えることもできる。また、この定電流回路ＣＣ２は実施の形態１同様、制御定電流回路とも呼ぶ。また、電源の極性を反対にし、使用するトランジスタのタイプを逆の型のトランジスタにすれば、同様の働きをする歪補償増幅器を得ることができるのは、実施の形態１と同じである。
（実施の形態３）
図３に本実施の形態のＬＮＡ１２を示す。ＬＮＡ１２は、低出力インピーダンスタイプのＬＮＡである。アンテナ９０からの信号を増幅する第１段の増幅器となる初段増幅器９は、実施の形態１及び２の場合と同じである。歪補償増幅器３２は、Ｑ３１乃至Ｑ３４の４つのＦＥＴと定電流回路ＣＣ３１を含む。初段増幅器９の出力ＩＮ１はＱ３３とＱ３２のゲートに接続される。また、ＩＮ２はＱ３４とＱ３１のゲートに接続される。なお、ＩＮ１とＱ３２のゲート及びＩＮ２とＱ３１のゲートはコンデンサＣ３２とＣ３１を介して接続される。Ｑ３１とＱ３２は、それぞれＲ３１とＲ３２を介してバイアス電源ＶＢ３１と接続される。
Ｑ３１とＱ３２のソースは接続され、またこれらは共に定電流回路ＣＣ３１へも接続される。またＱ３１とＱ３２のドレインはそれぞれＱ３３とＱ３４のソースに接続される。Ｑ３３とＱ３４のドレインは電源電圧Ｖｄｄに接続される。また、Ｑ３３とＱ３４のソースはそれぞれ出力点Ｏｕｔ１とＯｕｔ２に接続される。出力点Ｏｕｔ１とＯｕｔ２には定電流回路Ｉｃ３１とＩｃ３２が接続されている。
Ｑ３１、Ｑ３２、Ｑ３３、Ｑ３４および定電流回路ＣＣ３１は、歪補償の機能を有する歪補償増幅器３２を構成する。初段増幅器９の出力Ｓｏｒは、Ｑ３１乃至Ｑ３４のゲートにそれぞれ入力される。Ｑ３３およびＱ３４はソースフォロワであり、ゲート電圧に入力される信号ＳｏｒをＯｕｔ１およびＯｕｔ２に伝達する。
その際に、後述するように、Ｑ３１、Ｑ３２、ＣＣ３１により構成される回路により歪補償が行われ、初段増幅回路９および歪補償増幅器３２のＱ３３およびＱ３４によって発生する３次歪の総量が相殺される。Ｑ３１、Ｑ３２、ＣＣ３１は差動増幅回路を形成し、初段増幅器９の出力信号の値に応じてＱ３３およびＱ３４により構成されるソースフォロワの負荷電流が変化するようになっている。
Ｑ３１、Ｑ３２、ＣＣ３１により構成される差動増幅器の出力電流は、Ｑ３１およびＱ３２のオーバードライブ電圧が低いと３次歪成分を多く含むようになる。そのＱ３１とＱ３２のオーバードライブ電圧は、ＣＣ３１の出力電流によって調整できる。理想的にはＱ３３およびＱ３４のソース電位はそれぞれのゲート電位をシフトしたものとなるが、実際には負荷電流にも依存する。
Ｑ３１およびＱ３２は、Ｑ３３およびＱ３４の負荷の一部となっているので、Ｑ３１およびＱ３２のドレイン電流に含まれる３次歪成分およびＱ３３およびＱ３４のゲート−ソース間の電圧のソース電圧依存性における非線形性により、出力Ｏｕｔ１およびＯｕｔ２に含まれる３次歪成分が調整されることになる。したがって、定電流回路ＣＣ３１の電流値を調整することにより、３次歪の補償量を調整することができ、その量を適切に調整することにより歪の少ないＬＮＡを実現することができる。この意味でやはり定電流回路ＣＣ３１は制御電流回路とも呼ぶ。なお、本実施の形態ではＱ３１乃至Ｑ３４はすべて飽和領域で動作する。また、定電流回路Ｉｃ３１およびＩｃ３２は、Ｑ３３およびＱ３４に流すバイアス電流を確保するためのものである。なお、Ｉｃ３１とＩｃ３２は抵抗などの受動負荷でおきかえることもできる。
また、定電流回路ＣＣ３１を抵抗などの受動負荷で置き換えることもできる。なお、定電流回路ＣＣ３１を受動負荷で置き換える場合は、可変受動負荷で置き換える。抵抗値などの負荷のインピーダンスの変化で３次歪の補償量を制御するからである。この場合ＦＥＴを線形領域で使う場合のように、実質的に可変抵抗と見なせる構成であればよい。また、予めいくつかの受動負荷を用意しておき、スイッチで切り替えるといった操作をおこなっても実質的に可変受動負荷であると見なせる。
また、定電流回路ＣＣ３１を固定負荷で置き換えることもできる。その場合は、歪補償はバイアス電源ＶＢ３１の電圧量で制御する。ＣＣ３１を負荷で置き換えた場合、その置き換えた負荷に流れる電流をＶＢ３１の電圧により指定することができ、ＶＢ３１の電圧を可変することにより、実質的にＣＣ３１に流れる電流を可変させることに対応するからである。
また、Ｃ３１とＣ３２はＱ３１とＱ３２のベースをバイアスし、かつ入力信号を交流的に接続するために設けられたコンデンサである。すなわち、Ｑ３１とＱ３２のゲートは交流的に入力点と接続していればよい。例えば、バイアスの与え方を変えて、コンデンサＣ３１とＣ３２が他の位置に配置されるような構成にしてもよい。
（実施の形態４）
本実施の形態のＬＮＡ１３を図４に示す。アンテナ９０からの信号を増幅する第１段の増幅器となる初段増幅器９は、他の実施の形態の場合と同じである。歪補償増幅器３３はＱ４１乃至Ｑ４４と定電流回路ＣＣ４１、Ｉｃ４１、Ｉｃ４２を含む。初段増幅器９の出力であるＩＮ１はＱ４２およびＱ４３のゲートに接続される。またＩＮ２はＱ４１、Ｑ４４のゲートに接続される。Ｑ４３とＱ４４のドレインは電源電圧Ｖｄｄに接続される。またＱ４３とＱ４４のソースはそれぞれ出力点Ｏｕｔ１とＯｕｔ２に接続される。
Ｑ４１とＱ４２はＰチャネル型のＦＥＴを用いる。Ｑ４１とＱ４２のソースは定電流回路ＣＣ４１の正極に接続され、負極は電源電圧Ｖｄｄに接続される。Ｑ４１とＱ４２のドレインはそれぞれＯｕｔ１とＯｕｔ２へ接続される。すなわち、Ｑ４３のソースとＱ４１のドレインはともにＯｕｔ１に接続され、Ｑ４４のソースとＱ４２のドレインはともにＯｕｔ２に接続される。
さらにＱ４１とＱ４２のドレインは、定電流回路Ｉｃ４１とＩｃ４２の負極にそれぞれ接続される。Ｉｃ４１とＩｃ４２の正極は接地されている。なお、メイン増幅器は記載していないが、メイン増幅器が初段増幅器９の直後に接続されていてもよい。
Ｑ４３およびＱ４４はソースフォロワであり、ゲート電圧の信号ＳｏｒをＯｕｔ１およびＯｕｔ２に伝達する。その際に、後述するように、Ｑ４１、Ｑ４２、定電流回路ＣＣ４１により構成される回路により歪補償が行われ、初段増幅器９およびＱ４３とＱ４４によって発生する３次歪の総量が相殺される。Ｑ４１、Ｑ４２、ＣＣ４１は差動増幅回路を形成し、初段増幅器９の出力信号の値に応じてＱ４３およびＱ４４により構成されるソースフォロワの負荷電流が減算されるようになっている。Ｑ４１、Ｑ４２、ＣＣ４１により構成される差動増幅器の出力電流は、Ｑ４１およびＱ４２のオーバードライブ電圧が低いと３次歪成分を多く含むようになる。
定電流回路ＣＣ４１の出力電流に応じてＱ４１およびＱ４２のオーバードライブ電圧を調整できる。理想的にはＱ４３およびＱ４４のソース電位はそれぞれのゲート電位をシフトしたものとなるが、実際には負荷電流にも依存する。Ｑ４１およびＱ４２はＱ４３およびＱ４４の負荷の一部となっているので、Ｑ４１およびＱ４２のドレイン電流に含まれる３次歪成分により、出力点Ｏｕｔ１とＯｕｔ２の間からの出力に含まれる３次歪成分が調整されることになる。したがって、定電流回路ＣＣ１の電流値を調整することにより、３次歪の補償量を調整することができ、その量を適切に調整することにより歪の少ないＬＮＡを実現することができる。この意味で定電流回路ＣＣ４１も制御定電流回路と呼ぶ。
本実施の形態は、実施の形態３に対して歪補償増幅器をＰチャネル型のＦＥＴで実現している点が異なる。同じ相互コンダクタンスの値を得ようとしたときＰチャネル型のＦＥＴはＮチャネル型のＦＥＴに比べて形状が大きくなり寄生容量も大きくなってしまうので不利な点もあるが、本実施の形態においてはＱ４１およびＱ４２に対するバイアス回路を省略できるといった利点を持っている。なお、本実施の形態ではＱ３１乃至Ｑ３４はすべて飽和領域で動作する。また、定電流回路Ｉｃ４１、Ｉｃ４２は抵抗に置き換えてもよい。
また、定電流回路ＣＣ４１を負荷で置き換えることもできる。なお、定電流回路ＣＣ４１を負荷で置き換える場合は、可変受動負荷で置き換えることとなる。負荷のインピーダンスの変化で３次歪の補償量を制御するからである。この場合ＦＥＴを線形領域で使う場合のように、実質的に可変受動負荷と見なせる構成であればよい。また、予めいくつかの受動負荷を用意しておき、スイッチで切り替えるといった操作をおこなっても実質的に可変受動負荷であると見なせる。
なお、上記のように本実施の形態では、一部にＰチャネル型ＦＥＴを用いた説明を行ったが、電源などの電極の極性を入れ替えた上で、Ｐチャネル型ＦＥＴとＮチャネル型ＦＥＴを入れ替えても、同様の働きをする歪補償増幅器が得られる。この場合、Ｐチャネル型ＦＥＴであったトランジスタ同士とＮチャネル型ＦＥＴであったトランジスタ同士は、入れ替えを行った後も、それぞれ同じ型のトランジスタを使うことが必要である。
（実施の形態５）
図５に本実施の形態のＬＮＡ１４を示す。アンテナ９０からの信号を増幅する第１段の増幅器となる初段増幅器９は、他の実施の形態の場合と同じである。ＬＮＡ１４は実施の形態４で示したＬＮＡ１３の出力直前の定電流源がないタイプのＬＮＡである。歪補償増幅器３４はＱ５１乃至Ｑ５４と定電流回路ＣＣ５１を含む。初段増幅器９の出力ＩＮ１はＱ５３のゲートに接続され、ＩＮ２はＱ５４のゲートに接続される。Ｑ５３とＱ５４のドレインは電源電圧Ｖｄｄに接続される。またＱ５３とＱ５４のソースはそれぞれ出力点Ｏｕｔ１とＯｕｔ２に接続される。
Ｑ５１とＱ５２のゲートはバイアス電圧ＣＶ５１に接続され、それぞれのソースは定電流回路ＣＣ５１に接続される。また、Ｑ５１のドレインはＱ５３のソースに、そしてＱ５２のドレインはＱ５４のソースに接続される。すなわち、Ｑ５１およびＱ５２のドレインは出力点Ｏｕｔ１およびＯｕｔ２に接続されている。
Ｑ５３およびＱ５４はソースフォロワであり、ゲート電圧の信号ＳｏｒをＯｕｔ１およびＯｕｔ２に伝達する。その際に、後述するように、負荷回路により歪補償が行われ、初段増幅器９およびＱ５３およびＱ５４によって発生する３次歪の総量が相殺される。
したがって、理想的にはＱ５１およびＱ５２も定電流を出力することになるが、Ｑ５１およびＱ５２のドレイン−ソース間の電圧が低くなってくると、Ｑ５１およびＱ５２における定電流特性が崩れ、ドレイン電流がドレイン−ソース間電圧に依存するように変化してくる。すなわち、Ｑ５１およびＱ５はＦＥＴの完全な飽和領域で動作するのではなく、飽和領域から線形領域にわたる領域で使用される。一方Ｑ５３とＱ５４は飽和領域で使用される。
それにともない、Ｑ５１およびＱ５２のドレイン電流に含まれる３次歪信号成分も増えてくる。したがって、Ｑ５１およびＱ５２のゲート電圧ＣＶ５１を調整したり、定電流回路ＣＣ５１の電流値を調整することにより、３次歪の補償量を調整することができ、その量を適切に調整することにより歪の少ないＬＮＡを実現することができる。なお、この意味でバイアス電圧ＣＶ５１は制御バイアス電圧とも呼び、定電流回路ＣＣ５１は制御定電流回路とも呼ぶ。
また、定電流回路ＣＣ５１は抵抗などの受動負荷で置き換えることもできる。なお、定電流回路ＣＣ５１を受動負荷で置き換える場合は、可変受動負荷で置き換えることとなる。抵抗値などの負荷のインピーダンスの変化で３次歪の補償量を制御するからである。この場合ＦＥＴを線形領域で使う場合のように、実質的に可変受動負荷と見なせる構成であればよい。また、予めいくつかの受動負荷を用意しておき、スイッチで切り替えるといった操作をおこなっても実質的に可変受動負荷であると見なせる。また、電源の極性を入れ替え、型の違うトランジスタを用いても同様の働きをする歪補償増幅器を得ることができる。
（実施の形態６）
図６に本実施の形態のＬＮＡ１５を示す。アンテナ９０からの信号を増幅する第１段の増幅器となる初段増幅器９は、他の実施の形態の場合と同じである。歪補償増幅器３５はＱ６１乃至Ｑ６３とバイアス電源ＣＶ６１と定電流回路Ｉｃ６１、Ｉｃ６２を含む。初段増幅器９の出力ＩＮ１はＱ６３のゲートに、またＩＮ２はＱ６４のゲートに接続される。Ｑ６３とＱ６４のドレインは共に、Ｑ６１のソースに接続される。Ｑ６１のドレインは電源電圧Ｖｄｄに接続され、Ｑ６１のゲートはＣＶ６１に接続される。
Ｑ６３とＱ６４のソースはそれぞれ出力点Ｏｕｔ１とＯｕｔ２に接続される。またＱ６３とＱ６４のソースはＩｃ６１とＩｃ６２にも接続される。
Ｑ６３およびＱ６４はソースフォロワであり、ゲート電圧の信号をＯｕｔ１およびＯｕｔ２に伝達する。その際に、後述するように、ソースフォロワ回路により歪補償が行われ、初段増幅器９によって発生する３次歪の総量が相殺される。Ｑ６１は定電圧回路を形成していて、Ｑ６１のゲート電圧によりＱ６３およびＱ６４のドレイン−ソース間電圧を調整することができる。
したがって、理想的にはＱ６３およびＱ６４は入力電圧に対してレベルをシフトした電圧を出力することになるが、Ｑ６３およびＱ６４のドレイン−ソース間の電圧が低くなってくると、Ｑ６３およびＱ６４におけるソースフォロワとしての理想的な特性が崩れ、ドレイン電圧がドレイン−ソース間電圧に依存するように変化してくる。すなわち、Ｑ６３およびＱ６４は、ＦＥＴの完全な飽和領域で動作するのではなく、飽和領域から線形領域にわたる領域で使用される。
それにともない、Ｑ６３およびＱ６４のドレイン電圧に含まれる３次歪信号成分も増えてくる。したがって、Ｑ６１のゲート電圧ＣＶ６１を調整することにより、３次歪の補償量を調整することができ、その量を適切に調整することにより歪の少ないＬＮＡを実現することができる。この意味でバイアス電圧ＣＶ６１は制御バイアス電圧とも呼ぶ。なお、Ｉｃ６１およびＩｃ６２は抵抗などの受動負荷に置き換えてもよい。
（実施の形態７）
図７は本実施の形態のＬＮＡ１６を示す。アンテナ９０からの信号を増幅する第１段の増幅器となる初段増幅器９は、他の実施の形態の場合と同じである。歪補償増幅器３６はＱ７１乃至Ｑ７５およびバイアス電圧ＣＶ７１、ＶＢ７１と定電流回路Ｉｃ７１を含む。初段増幅器９の出力ＩＮ１はＱ７４のゲートに、ＩＮ２はＱ７５のゲートに接続する。Ｑ７４とＱ７５のソースはそれぞれ定電流回路Ｉｃ７１に接続される。またＱ７４とＱ７５のドレインは、出力点Ｏｕｔ１とＯｕｔ２にそれぞれ接続される。
Ｑ７２とＱ７３はＰチャネル型ＦＥＴであり、それぞれのゲートはバイアス電源ＶＢ７１に接続される。Ｑ７２とＱ７３のドレインは、出力点Ｏｕｔ１、Ｏｕｔ２にそれぞれ接続される。すなわち、Ｑ７４のドレインとＱ７２のドレイン、およびＱ７５のドレインとＱ７３のドレインはそれぞれ接続される。なお、Ｑ７１、Ｑ７４、Ｑ７５はＮチャネル型のＦＥＴである。
Ｑ７１のゲートはバイアス電源ＣＶ７１に接続され、ドレインは電源電圧Ｖｄｄに接続される。Ｑ７１のソースは、Ｑ７２およびＱ７３のソースに接続される。すなわち、Ｑ７２とＱ７３のソースは共に接続されている。
上記の構成によりＱ７４、Ｑ７５、定電流回路Ｉｃ７１により歪補償増幅器３６の差動増幅器が構成され、Ｑ７１、Ｑ７２、Ｑ７３により定電流回路が構成されている。Ｑ７２およびＱ７３は定電流回路として動作するが、Ｑ７１が定電圧回路として動作しており、Ｑ７１のゲート電圧であるＣＶ７１の値によりＱ７２およびＱ７３のドレイン−ソース間の電圧が調整できるようになっている。
Ｑ７２およびＱ７３のドレイン−ソース間の電圧が小さいと、Ｑ７２およびＱ７３のソース電流はドレイン−ソース間の電圧に依存するようになり、その際に歪成分を多く含むようになる。すなわち、Ｑ７２およびＱ７３はＦＥＴの完全な飽和領域で動作するのではなく、飽和領域から線形領域にわたる領域で動作する。したがって、ＣＶ７１の値を調整することにより、定電流回路に流れてしまう歪信号成分の大きさを調整することができ、初段増幅回路９およびＱ７４、Ｑ７５、Ｉｃ７１で構成される差動増幅器で発生した歪を相殺することができる。この意味でバイアス電圧ＣＶ７１は制御バイアス電圧と呼ぶ。なお、Ｉｃ７１は抵抗などの受動負荷に置き換えてもよい。
本発明の歪補償増幅器を有するＬＮＡの効果をシミュレーションを使って検証した結果を示す。用いた回路シミュレーションソフトは、ＳＩＭｅｔｒｉｘ（Ｃａｔｅｎａ社製）である。デバイスパラメータは０．１８ミクロンＣＭＯＳプロセスのデバイスパラメータを用いた。
図８はシミュレーションに用いた回路である。図８は図１の回路に対応するものであり、Ｑ２０１、Ｑ２０２、Ｑ２１０、Ｑ２１１が図１の歪補償増幅器３０におけるＱ５、Ｑ６、Ｑ３、Ｑ４にそれぞれ対応する。その部分を図８では点線枠６０で示した。また、図１で歪の補償量を調整する定電流回路ＣＣ１は図８では定電流回路６１である。図８の回路では歪補正量の調整はＶ２０８の電圧を調整する。
入力信号はＶ２０２と、Ｖ２０６である。Ｖ２０２は６００ＭＨｚ、Ｖ２０６は６２４ＭＨｚである。ともに振幅２０ｍＶである。アンプへのそれぞれの入力信号は、入力インピーダンスＲ２０１の影響でそれぞれ半分の値となる。従って、アンプへの入力信号の最大振幅は２０ｍＶ、ＲＭＳ値は１０ｍＶｒｍｓとなる。出力はＶＯＵＴ１とＶＯＵＴ２である。
図８の他の素子は以下の特性を有する。Ｖ２０１は１．８Ｖ、Ｖ２０３は１．０６Ｖ、Ｖ２０４は１．２５Ｖ、Ｖ２０５とＶ２０８は６００ｍＶである。なお、Ｖ２０７は欠番である。Ｒ２０１は５０Ω、Ｒ２０２、Ｒ２０３、Ｒ２０４は６００Ω、Ｒ２０５、Ｒ２０６は５０ｋΩ、Ｒ２０７は４ｋΩ、Ｒ２０８は５２５Ωである。Ｃ２０１は１ｎＦ、Ｃ２０２は１０ｐＦである。トランジスタは、Ｑ２１４とＱ２１５がＰチャネル型ＦＥＴであり、その他は全てＮチャネル型ＦＥＴである。
トランジスタの大きさは、チャネル幅Ｗが５μｍ、チャネル長Ｌが１８０ｎｍであることが全て共通である。Ｑ２０１、Ｑ２０２、Ｑ２１０とＱ２１１のＭ（フィンガー数、以下同じ）は５、Ｑ２０３、Ｑ２０４とＱ２０５のＭは２０、Ｑ２０６のＭは２８、Ｑ２０７とＱ２０８のＭは２０、Ｑ２０９のＭは３、Ｑ２１４とＱ２１５のＭは１６である。なお、Ｑ２１２とＱ２１３は欠番である。また、素子温度は２７℃とした。なお、フィンガー数はマルチプリシティー（Ｍｕｌｔｉｐｌｉｃｉｔｙ）のことで、トランジスタの並列個数をさす。
図９は、出力信号をスペクトル表示したものである。図８の点線枠６０と６１で示した歪補償増幅器の部分は動作させていない場合の結果である。縦軸は出力レベル（振幅）を表し、横軸は周波数を示す。入力信号に対応する信号は信号１００（６００ＭＨｚ）と信号１０１（６２４ＭＨｚ）である。３次歪信号成分は図中においては５７６ＭＨｚの信号１１０と６４８ＭＨｚの信号１２０である。なお、５５２ＭＨｚと６７２ＭＨｚには５次歪成分が出ている。また、２次歪、４次歪はこのグラフの外にある。
今、入力に対応する信号１００と信号１０１がほぼ同じ１００ｍＶである。信号１１０と信号１２０の１００ｍＶからのレベル差をそれぞれレベル差１１１とレベル差１２１とする。図９では、レベル差１１１とレベル差１２１はほぼ同じで−５２ｄＢ程度である。
図１０は、図９の出力に対して、図８の回路のＶ２０８を調整し、歪補償増幅器を駆動する定電流回路の電流量を調整した場合の出力を示したグラフである。３次歪信号成分の信号１１０と信号１２０は、信号１１２と信号１２２となり、本発明の歪補償増幅器を調整する前の図８と比較して低下しているのが分かる。
信号１１２は、信号１１０と比較してレベル差１１３だけ歪が改善されており、これは約−４１ｄＢであった。また信号１２２は信号１２０と比較してレベル差１２３だけ歪が改善されており、およそ−３５ｄＢの改善であった。このように本発明の歪補償増幅器は３次歪の改善に効果があることを確認した。
本発明は通信機器のチューナに用いる低雑音増幅をする箇所に初段の増幅器とともに用いることで、３次歪を抑えることができる。したがって特にダイレクトコンバージョン方式で動作させるチューナには好適に利用することができる。
９ 初段の増幅器
１０乃至１６ 低雑音増幅器
２０ メイン増幅器
３０乃至３６ 歪補償増幅器

Claims (17)

  1. 差動入力信号の一方が入力される第１の入力点と、
    前記差動入力信号の他方が入力される第２の入力点と、
    一方の極がグランドに接続され、外部から電流量を制御される制御定電流回路と、
    前記第１の入力点に接続されるゲートと、
    ドレインと、
    前記制御定電流回路の他方の極に接続されたソースとからなる第１のトランジスタと、
    前記第２の入力点に接続されるゲートと、
    ドレインと、
    前記第１のトランジスタのソースに接続されたソースとからなる第２のトランジスタと、
    一方の極が接地され、外部から電圧を制御される制御バイアス電圧の他方の極に接続されたゲートと、
    第１の負荷を介して電源電圧に接続されたドレインと、
    前記第１のトランジスタのドレインに接続されたソースからなる第３のトランジスタと、
    前記第３のトランジスタのゲートに接続されたゲートと、
    第２の負荷を介して前記電源電圧に接続されたドレインと、
    前記第２のトランジスタのドレインに接続されたソースからなる第４のトランジスタと、
    前記第３のトランジスタのドレインに接続された第１の出力点と、
    前記第４のトランジスタのドレインに接続された第２の出力点と、
    からなる３次相互変調歪補償増幅器。
  2. 請求項１記載の３次相互変調歪補償増幅器である第１の３次相互変調歪補償増幅器と、
    前記第1の３次相互変調歪補償増幅器と並列に設けられ、
    前記第１の３次相互変調歪補償増幅器と同じ構成を有する第２の３次相互変調歪補償増幅器とを有する３次相互変調歪補償増幅器であって、
    前記第２の３次相互変調補償増幅器は、
    前記第１の入力点と前記第１のトランジスタのゲートの間に挿入されたキャパシタと、
    前記第２の入力点と前記第２のトランジスタのゲートの間に挿入されたキャパシタと、
    前記第１のトランジスタのゲートと前記第２のトランジスタのゲートの間に挿入された抵抗と、
    前記請求項１記載の３次相互変調歪補償増幅器の出力点と接続された出力点とを
    を有する３次相互変調歪補償増幅器。
  3. 前記第１の負荷と前記第２の負荷が定電流回路である請求項１又は２の何れかに記載の３次相互変調歪補償増幅器。
  4. 前記制御定電流回路は、外部から負荷のインピーダンスを制御される可変受動負荷である請求項１又は２の何れかに記載の３次相互変調歪補償増幅器。
  5. 差動入力信号の一方が入力される第１の入力点と、
    前記差動入力信号の他方が入力される第２の入力点と、
    一方の極が接地され、外部から電流量を制御される制御定電流回路と、
    前記第２の入力点に交流的に接続され、かつ第１のインピーダンス素子を介して、一方の極を接地されたバイアス電源の他方の極に接続されたゲートと、
    ドレインと、
    前記制御定電流回路の他方の極に接続されたソースからなる第１のトランジスタと、
    前記第１の入力点に交流的に接続され、かつ第２のインピーダンス素子を介して、前記バイアス電源の前記他方の極に接続されたゲートと、
    ドレインと、
    前記第１のトランジスタのソースに接続されたソースからなる第２のトランジスタと、
    前記第１の入力点に接続されたゲートと、
    電源電圧に接続されたドレインと、
    前記第１のトランジスタのドレインに接続されたソースとからなる第３のトランジスタと、
    前記第２の入力点に接続されるゲートと、
    前記電源電圧に接続されたドレインと、
    前記第２のトランジスタのドレインに接続されたソースとからなる第２のトランジスタと、
    前記第３のトランジスタのソースに接続された第１の出力点と、
    前記第４のトランジスタのソースに接続された第２の出力点と、
    前記第１の出力点とグランドの間に接続された第１の定電流回路と、
    前記第２の出力点とグランドの間に接続された第２の定電流回路と、
    からなる３次相互変調歪補償増幅器。
  6. 前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である請求項５記載の３次相互変調歪補償増幅器。
  7. 前記第１の定電流回路と前記第２の定電流回路の少なくともいずれかは負荷に置き換えられた請求項５記載の３次相互変調歪補償増幅器。
  8. 差動入力信号の一方が入力される第１の入力点と、
    前記差動入力信号の他方が入力される第２の入力点と、
    一方の極が電源電圧に接続され、外部から電流量を制御される制御定電流回路と、
    前記第２の入力点に接続されたゲートと、
    前記制御定電流回路の他方の極に接続されたソースと、
    ドレインからなる第１のトランジスタと、
    前記第１の入力点に接続されたゲートと、
    前記第１のトランジスタのソースに接続されたソースと、
    ドレインからなり、前記第１のトランジスタと同じ型である第２のトランジスタと
    前記第１の入力点に接続されるゲートと、
    電源電圧に接続されたドレインと、
    前記第１のトランジスタのドレインに接続されたソースとからなり、前記第１のトランジスタと異なる型である第３のトランジスタと、
    前記第２の入力点に接続されるゲートと、
    前記電源電圧に接続されたドレインと、
    前記第２のトランジスタのドレインに接続されたソースとからなり、前記第３のトランジスタと同じ型である第４のトランジスタと、
    前記第１のトランジスタのドレインに接続された第１の出力点と、
    前記第２のトランジスタのドレインに接続された第２の出力点と、
    前記第１の出力点とグランドの間に接続された第１の定電流回路と、
    前記第２の出力点とグランドの間に接続された第２の定電流回路と、
    からなる３次相互変調歪補償増幅器。
  9. 前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である請求項８記載の３次歪補償増幅器。
  10. 前記第１の定電流回路と前記第２の定電流回路の少なくともいずれかは受動負荷に置き換えられた請求項８記載の３次相互変調歪補償増幅器。
  11. 差動入力信号の一方が入力される第１の入力点と、
    前記差動入力信号の他方が入力される第２の入力点と、
    一方の極がグランドに接続され、外部から電流量を制御される制御定電流回路と、
    一方の極が接地され、外部から制御される制御バイアス電源の他方の極に接続されたゲートと、
    ドレインと、
    前記制御定電流回路の他方の極に接続されたソースからなる第１のトランジスタと、
    前記第１のトランジスタのゲートに接続されたゲートと、
    ドレインと、
    前記第１のトランジスタのソースに接続されたソースからなる第２のトランジスタと、
    前記第１の入力点に接続されたゲートと、
    電源電圧に接続されたドレインと、
    前記第１のトランジスタのドレインに接続されたソースとからなる第３のトランジスタと、
    前記第２の入力点に接続されるゲートと、
    前記電源電圧に接続されたドレインと、
    前記第２のトランジスタのドレインに接続されたソースとからなる第４のトランジスタと、
    前記第１のトランジスタのドレインに接続された第１の出力点と、
    前記第２のトランジスタのドレインに接続された第２の出力点と、
    からなる３次相互変調歪補償増幅器。
  12. 前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である請求項８記載の３次相互変調歪補償増幅器。
  13. 差動入力信号の一方が入力される第１の入力点と、
    前記差動入力信号の他方が入力される第２の入力点と、
    一方の極が接地され外部から電圧値を制御される制御定電圧回路と、
    前記制御定電圧回路の他方の極に接続されたゲートと、
    電源電圧に接続されたドレインと、
    ソースからなる第１のトランジスタと、
    前記第１の入力点に接続されるゲートと、
    前記第１のトランジスタのソースに接続されたドレインと、
    一方の極が接地された第１の定電流回路の他方の極に接続されたソースとからなる第２のトランジスタと、
    前記第２の入力点に接続されるゲートと、
    前記第１のトランジスタのソースに接続されたドレインと、
    一方の極が接地された第２の定電流回路の他方の極に接続されたソースとからなる第３のトランジスタと、
    前記第２のトランジスタのソースに接続された第１の出力点と、
    前記第３のトランジスタのソースに接続された第２の出力点と、
    からなる３次相互変調歪補償増幅器。
  14. 前記第１の定電流回路と前記第２の定電流回路の少なくともいずれかは受動負荷に置き換えられた請求項１３記載の３次相互変調歪補償増幅器。
  15. 差動入力信号の一方が入力される第１の入力点と、
    前記差動入力信号の他方が入力される第２の入力点と、
    一方の極が接地され外部から電圧値を制御される制御定電圧回路と、
    前記制御定電圧回路の他方の極に接続されたゲートと、
    電源電圧に接続されたドレインと、
    ソースからなる第１のトランジスタと、
    前記第１のトランジスタのソースに接続されたソースと、
    一方の極が接地されたバイアス電源の他方の極に接続されたゲートと、
    ドレインとからなり、前記第１のトランジスタと異なる型である第２のトランジスタと、
    前記第１のトランジスタのソースに接続されたソースと、
    前記第２のトランジスタのゲートに接続されたゲートと、
    ドレインとからなり、前記第２のトランジスタと同じ型である第３のトランジスタと、
    前記第１の入力点に接続されるゲートと、
    前記第２のトランジスタのドレインに接続されたドレインと、
    一方の極が接地された定電流回路の他方の極に接続されたソースとからなり、前記第１のトランジスタと同じ型である第４のトランジスタと、
    前記第２の入力点に接続されるゲートと、
    前記第３のトランジスタのドレインに接続されたドレインと、
    前記第４のトランジスタのソースに接続されたソースとからなり、前記第１のトランジスタと同じ型である第５のトランジスタと、
    前記第４のトランジスタのドレインに接続された第１の出力点と、
    前記第５のトランジスタのドレインに接続された第２の出力点と、
    からなる３次相互変調歪補償増幅器。
  16. 前記定電流回路が受動負荷に置き換えられた請求項１５記載の３次相互変調歪補償増幅器。
  17. 請求項１乃至１６記載の３次相互変調歪補償増幅器を少なくとも１つ以上有する低雑音増幅器。





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