JPH04225529A - 微量の不純物を添加したドレイン（ｌｄｄ）を有する集積回路構造体を製作する改良された方法 - Google Patents
微量の不純物を添加したドレイン（ｌｄｄ）を有する集積回路構造体を製作する改良された方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路構造体に微量
の不純物を添加したドレイン領域（以下、ＬＤＤと略称
する）を形成する改良された方法に関する。
の不純物を添加したドレイン領域（以下、ＬＤＤと略称
する）を形成する改良された方法に関する。
【０００２】
【従来の技術】ＶＬＳＩ ＭＯＳ集積回路構造体にＬ
ＤＤ領域を使用することにより、チャネル短絡現象また
は突抜け現象をもたらすドレイン領域に近い電界の影響
を克服できることはよく知られている。チャネルとより
多く、より深く不純物を添加した通常のドレイン領域と
の間にこのようなＬＤＤ領域が形成されると、チャネル
短絡現象を緩和する電界が拡がり、ホットキャリア発生
が低減し、接合降伏電圧が増大する。
ＤＤ領域を使用することにより、チャネル短絡現象また
は突抜け現象をもたらすドレイン領域に近い電界の影響
を克服できることはよく知られている。チャネルとより
多く、より深く不純物を添加した通常のドレイン領域と
の間にこのようなＬＤＤ領域が形成されると、チャネル
短絡現象を緩和する電界が拡がり、ホットキャリア発生
が低減し、接合降伏電圧が増大する。
【０００３】基板内のこのようなＬＤＤ領域の形成に、
ゲート電極の側壁に形成された酸化物スペーサが使用さ
れてきた。たとえば、Ｂａｓｓｏｕｓ 他は「Ｓｅｌｆ
−Ａｌｉｇｎｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ Ｇａｔｅ
ＭＯＳＦＥＴｓ ｗｉｔｈ Ｔａｉｌｏｒｅｄ Ｓｏ
ｕｒｃｅ ａｎｄ ＤｒａｉｎＰｒｏ−ｆｉｌｅｓ」と
題する論文において、多結晶シリコン・ゲート電極およ
びシリコン基板の加熱酸化と、ひき続いて反応イオン・
エッチングを行って多結晶シリコン・ゲート電極の側に
酸化物の側壁またはスペーサを形成することを提案した
。次に、ゲート電極の下の基板内のチャネル領域に側面
で隣接した基板の領域を酸化物スペーサで遮蔽して、ソ
ースおよびドレイン領域がＮ＋ 型の注入により形成さ
れた。次に、酸化物スペーサが剥離され、ひき続いてＮ
− 型の注入が行われ、Ｎ＋ 型のソースおよびドレイ
ン領域とゲート電極の下のチャネルとの間の基板に、Ｎ
− 型または微量の不純物を添加したソースおよびドレ
イン領域が形成された。
ゲート電極の側壁に形成された酸化物スペーサが使用さ
れてきた。たとえば、Ｂａｓｓｏｕｓ 他は「Ｓｅｌｆ
−Ａｌｉｇｎｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ Ｇａｔｅ
ＭＯＳＦＥＴｓ ｗｉｔｈ Ｔａｉｌｏｒｅｄ Ｓｏ
ｕｒｃｅ ａｎｄ ＤｒａｉｎＰｒｏ−ｆｉｌｅｓ」と
題する論文において、多結晶シリコン・ゲート電極およ
びシリコン基板の加熱酸化と、ひき続いて反応イオン・
エッチングを行って多結晶シリコン・ゲート電極の側に
酸化物の側壁またはスペーサを形成することを提案した
。次に、ゲート電極の下の基板内のチャネル領域に側面
で隣接した基板の領域を酸化物スペーサで遮蔽して、ソ
ースおよびドレイン領域がＮ＋ 型の注入により形成さ
れた。次に、酸化物スペーサが剥離され、ひき続いてＮ
− 型の注入が行われ、Ｎ＋ 型のソースおよびドレイ
ン領域とゲート電極の下のチャネルとの間の基板に、Ｎ
− 型または微量の不純物を添加したソースおよびドレ
イン領域が形成された。
【０００４】なお、＋ 及び− はそれぞれ注入不純物
が多量及び少量であることを表す当該技術分野で常用さ
れる表記法であり、本願明細書においても、この表記法
に従がっている。Ｐａｒｉｌｌｏ 他は、「Ａ Ｖｅｒ
ｓａｔｉｌｅ， Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｅｃ，
Ｄｏｕｂｌｅ−Ｌｅｖｅｌ Ｐｏｌｙ Ｄｏｕｂｌｅ
−Ｌｅｖｅｌ−Ｍｅｔａｌ， １． ２−Ｍｉｃｒｏｎ
ＣＭＯＳ Ｔｅｃｈｎｅｌｏｇｙ」と題する論文にお
いて、酸化物スペーサの代りに、ゲート電極の側壁に形
成された廃棄可能の多結晶シリコン・スペーサを使用し
て、ＬＤＤ領域を有するＭＯＳ素子を製作することと、
引き続いてＮ＋ 型の注入を行なってソースおよびドレ
イン領域を形成することを論じている。次に、多結晶シ
リコンスペーサは除去され、Ｎ− 型の注入が行なわれ
て、その結果Ｎ＋ 型の領域とゲート電極の下の基板に
形成されたチャネルとの間の基板にＮ− 型のＬＤＤ領
域が形成される。
が多量及び少量であることを表す当該技術分野で常用さ
れる表記法であり、本願明細書においても、この表記法
に従がっている。Ｐａｒｉｌｌｏ 他は、「Ａ Ｖｅｒ
ｓａｔｉｌｅ， Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｅｃ，
Ｄｏｕｂｌｅ−Ｌｅｖｅｌ Ｐｏｌｙ Ｄｏｕｂｌｅ
−Ｌｅｖｅｌ−Ｍｅｔａｌ， １． ２−Ｍｉｃｒｏｎ
ＣＭＯＳ Ｔｅｃｈｎｅｌｏｇｙ」と題する論文にお
いて、酸化物スペーサの代りに、ゲート電極の側壁に形
成された廃棄可能の多結晶シリコン・スペーサを使用し
て、ＬＤＤ領域を有するＭＯＳ素子を製作することと、
引き続いてＮ＋ 型の注入を行なってソースおよびドレ
イン領域を形成することを論じている。次に、多結晶シ
リコンスペーサは除去され、Ｎ− 型の注入が行なわれ
て、その結果Ｎ＋ 型の領域とゲート電極の下の基板に
形成されたチャネルとの間の基板にＮ− 型のＬＤＤ領
域が形成される。
【０００５】しかし、このような廃棄可能の多結晶シリ
コン・スペーサを構造体から剥離することは、それ自体
さらに問題をひき起こす。スペーサは廃棄可能といわれ
ているので、その多結晶シリコン・スペーサは、おそら
く酸化物の層によって多結晶シリコン・ゲート電極から
分離されるのであろう。この酸化物の品質が完全でない
場合には、廃棄可能の多結晶シリコン・スペーサの除去
に使用されるエッチング液が酸化物に浸透して、多結晶
シリコンゲートを浸食する。さらに、多結晶シリコン・
スペーサの形成に使用される多結晶シリコンの適合層を
堆積するより以前に、多結晶シリコン・ゲート上に形成
される酸化物の層にピンホールがあると、２つの多結晶
シリコン層が合体し、ひき続いてスペーサを形成するＲ
ＩＥエッチングが酸化物の層で停止する代わりに、これ
らの区域をエッチングし通す。
コン・スペーサを構造体から剥離することは、それ自体
さらに問題をひき起こす。スペーサは廃棄可能といわれ
ているので、その多結晶シリコン・スペーサは、おそら
く酸化物の層によって多結晶シリコン・ゲート電極から
分離されるのであろう。この酸化物の品質が完全でない
場合には、廃棄可能の多結晶シリコン・スペーサの除去
に使用されるエッチング液が酸化物に浸透して、多結晶
シリコンゲートを浸食する。さらに、多結晶シリコン・
スペーサの形成に使用される多結晶シリコンの適合層を
堆積するより以前に、多結晶シリコン・ゲート上に形成
される酸化物の層にピンホールがあると、２つの多結晶
シリコン層が合体し、ひき続いてスペーサを形成するＲ
ＩＥエッチングが酸化物の層で停止する代わりに、これ
らの区域をエッチングし通す。
【０００６】Ｎ＋ 型またはＰ＋ 型のソースおよびド
レイン領域とゲート電極との間にずれを生ずるＬＤＤ領
域が形成されることにより、深刻な導電性の低下と劣化
速度の加速化が近年認識されてきた。これを改善するた
めに、多結晶シリコン・ゲート電極の薄い部分を側方に
伸長すること、すなわちゲート電極を逆Ｔ字形に形成す
ることによってこれを行なうことが提案された。
レイン領域とゲート電極との間にずれを生ずるＬＤＤ領
域が形成されることにより、深刻な導電性の低下と劣化
速度の加速化が近年認識されてきた。これを改善するた
めに、多結晶シリコン・ゲート電極の薄い部分を側方に
伸長すること、すなわちゲート電極を逆Ｔ字形に形成す
ることによってこれを行なうことが提案された。
【０００７】「Ａ Ｎｏｖｅｌ Ｓｕｂｍｉｃｒｏｎ
ＬＤＤ Ｔｒａｎｓｉｓｔｏｒ Ｗｉｔｈ Ｉｎｖｅｒ
ｓｅ−Ｔ Ｇａｔｅ Ｓｔｒｕｃｔｕｒｅ」において、
Ｈｕａｎｇ 他は、多結晶シリコンゲートの端部がＬＤ
Ｄ領域上を、より多く不純物を添加したドレイン領域の
端部にまで伸長しているＬＤＤ領域を有するＭＯＳトラ
ンジスタの形成を論じている。ゲート電極の形成に使用
された多結晶シリコン層をエッチングしつくさずに、約
５０〜１００ｎｍの薄い多結晶シリコン層を残して素子
を形成する。次に、この薄い多結晶シリコン層を介して
、基板に不純物を添加しＬＤＤ領域を形成する。次に、
***した多結晶シリコンゲートの側部に通常の酸化物ス
ペーサを形成し、その後でＴ字形の多結晶シリコン・ゲ
ート電極を残して、酸化物スペーサの下部以外の残りの
薄い多結晶シリコン層を除去する。次に、以前に形成さ
れたＬＤＤ領域を酸化物スペーサで遮蔽して、通常のソ
ース／ドレインへの不純物添加を行なう。こうしてゲー
ト電極に隣接する酸化物スペーサの下の薄い多結晶シリ
コン部分が通常のソースおよびドレイン領域へのゲート
電極の延長部分として機能する。
ＬＤＤ Ｔｒａｎｓｉｓｔｏｒ Ｗｉｔｈ Ｉｎｖｅｒ
ｓｅ−Ｔ Ｇａｔｅ Ｓｔｒｕｃｔｕｒｅ」において、
Ｈｕａｎｇ 他は、多結晶シリコンゲートの端部がＬＤ
Ｄ領域上を、より多く不純物を添加したドレイン領域の
端部にまで伸長しているＬＤＤ領域を有するＭＯＳトラ
ンジスタの形成を論じている。ゲート電極の形成に使用
された多結晶シリコン層をエッチングしつくさずに、約
５０〜１００ｎｍの薄い多結晶シリコン層を残して素子
を形成する。次に、この薄い多結晶シリコン層を介して
、基板に不純物を添加しＬＤＤ領域を形成する。次に、
***した多結晶シリコンゲートの側部に通常の酸化物ス
ペーサを形成し、その後でＴ字形の多結晶シリコン・ゲ
ート電極を残して、酸化物スペーサの下部以外の残りの
薄い多結晶シリコン層を除去する。次に、以前に形成さ
れたＬＤＤ領域を酸化物スペーサで遮蔽して、通常のソ
ース／ドレインへの不純物添加を行なう。こうしてゲー
ト電極に隣接する酸化物スペーサの下の薄い多結晶シリ
コン部分が通常のソースおよびドレイン領域へのゲート
電極の延長部分として機能する。
【０００８】「Ｉｍｐａｃｔ ｏｆ ｔｈｅ Ｇａｔｅ
−Ｄｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ Ｄｅｖｉｃｅ（
ＧＯＬＤ） ｆｏｒ Ｄｅｅｐ Ｓｕｂｍｉｃｒｏｍｅ
ｔｅｒ ＶＬＳＩ」において、イザワ他は、第２の多結
晶シリコン層を形成する前に、その上に酸化物エッチン
グ停止層を堆積する第１の薄い多結晶シリコン層を使用
するＭＯＳ素子の形成を論じている。次に、上部の多結
晶シリコン層を酸化物エッチング停止層までエッチング
してゲート電極を形成し、ひき続いて下部の多結晶シリ
コン層を介して微量の不純物を添加し、ゲートと自己整
合するＮ− 型の領域を形成する。次に、ヒ素を添加し
て、酸化物スペーサの外側にＮ＋ 型のソースおよびド
レイン領域を形成する前に、ゲート電極の側壁に酸化物
側壁スペーサを形成する。
−Ｄｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ Ｄｅｖｉｃｅ（
ＧＯＬＤ） ｆｏｒ Ｄｅｅｐ Ｓｕｂｍｉｃｒｏｍｅ
ｔｅｒ ＶＬＳＩ」において、イザワ他は、第２の多結
晶シリコン層を形成する前に、その上に酸化物エッチン
グ停止層を堆積する第１の薄い多結晶シリコン層を使用
するＭＯＳ素子の形成を論じている。次に、上部の多結
晶シリコン層を酸化物エッチング停止層までエッチング
してゲート電極を形成し、ひき続いて下部の多結晶シリ
コン層を介して微量の不純物を添加し、ゲートと自己整
合するＮ− 型の領域を形成する。次に、ヒ素を添加し
て、酸化物スペーサの外側にＮ＋ 型のソースおよびド
レイン領域を形成する前に、ゲート電極の側壁に酸化物
側壁スペーサを形成する。
【０００９】「Ａ Ｓｅｌｆ−Ａｌｉｇｎｅｄ ＬＤＤ
／Ｃｈａｎｎｅｌ Ｉｍｐｌａｎｔｅｄ ＩＴＬＤＤ
Ｐｒｏｃｅｓｓ Ｗｉｔｈ Ｓｅｌｅｃｔｉｖｅｌｙ−
Ｄｅｐｏｓｉｔｅｄ Ｐｏｌｙ Ｇａｔｅｓ ｆｏｒ
ＣＭＯＳ ＶＬＳＩ」においてＰｆｉｅｓｔｅｒ他は、
まず最初にゲート酸化物層の上に薄い多結晶シリコン層
を形成し、次に多結晶シリコン層の上に厚いＬＴＯゲー
ト・マスク層を堆積することによって形成されたＬＤＤ
領域を有するＭＯＳトランジスタの形成を論じている。 次に、ＬＴＯ層に窓を開け、多結晶シリコンを選択的に
堆積してゲート電極を形成する。次に、ＭＯＳチャネル
領域の上だけにより厚い多重Ｂ領域を有する連続した薄
い多重シェルフを残してＬＴＯ層を除去する。次に、選
択的なＮ− 型およびＰ− 型の注入を行なってＬＤＤ
領域を形成する。次に、酸化物側壁スペーサを形成し、
ひき続きＴ字形の多結晶シリコン・ゲート電極を残して
、多重シェルフの残りの露出部分を除去する。次に本構
造体はＮ＋ 型およびＰ＋ 型を注入される。
／Ｃｈａｎｎｅｌ Ｉｍｐｌａｎｔｅｄ ＩＴＬＤＤ
Ｐｒｏｃｅｓｓ Ｗｉｔｈ Ｓｅｌｅｃｔｉｖｅｌｙ−
Ｄｅｐｏｓｉｔｅｄ Ｐｏｌｙ Ｇａｔｅｓ ｆｏｒ
ＣＭＯＳ ＶＬＳＩ」においてＰｆｉｅｓｔｅｒ他は、
まず最初にゲート酸化物層の上に薄い多結晶シリコン層
を形成し、次に多結晶シリコン層の上に厚いＬＴＯゲー
ト・マスク層を堆積することによって形成されたＬＤＤ
領域を有するＭＯＳトランジスタの形成を論じている。 次に、ＬＴＯ層に窓を開け、多結晶シリコンを選択的に
堆積してゲート電極を形成する。次に、ＭＯＳチャネル
領域の上だけにより厚い多重Ｂ領域を有する連続した薄
い多重シェルフを残してＬＴＯ層を除去する。次に、選
択的なＮ− 型およびＰ− 型の注入を行なってＬＤＤ
領域を形成する。次に、酸化物側壁スペーサを形成し、
ひき続きＴ字形の多結晶シリコン・ゲート電極を残して
、多重シェルフの残りの露出部分を除去する。次に本構
造体はＮ＋ 型およびＰ＋ 型を注入される。
【００１０】ゲート電極と能動素子のソースおよびドレ
イン領域との間にずれを形成することなく、集積回路構
造体に望ましいＬＤＤ領域を形成することによって、こ
のようなＴ字形の多結晶シリコン・ゲート電極の形成が
可能になるが、ゲート電極の薄い多結晶シリコンの側方
への延長部分の形成は製造の観点から難しい。「Ｓｉｍ
ｐｌｅ Ｇａｔｅ−ｔｏ−Ｄｒａｉｎ Ｏｖｅｒｌａｐ
ｐｅｄ ＭＯＳＦＥＴ’ｓ Ｕｓｉｎｇ Ｐｏｌｙ Ｓ
ｐａｃｅｒｓ ｆｏｒ ＨｉｇｈＩｍｍｕｎｉｔｙ ｔ
ｏ Ｃｈａｎｎｅｌ Ｈｏｔ−Ｅｌｅｃｔｒｏｎ Ｄｅ
ｇｒａｄａｔｉｏｎ 」と題する論文で、Ｃｈｅｎ他は
、酸化物スペーサの従来技術による形成と同じように、
すなわち多結晶シリコン層を堆積し、次にゲート電極側
の多結晶シリコンスペーサを残してエッチングすること
によって多結晶シリコンスペーサを形成することを提案
している。
イン領域との間にずれを形成することなく、集積回路構
造体に望ましいＬＤＤ領域を形成することによって、こ
のようなＴ字形の多結晶シリコン・ゲート電極の形成が
可能になるが、ゲート電極の薄い多結晶シリコンの側方
への延長部分の形成は製造の観点から難しい。「Ｓｉｍ
ｐｌｅ Ｇａｔｅ−ｔｏ−Ｄｒａｉｎ Ｏｖｅｒｌａｐ
ｐｅｄ ＭＯＳＦＥＴ’ｓ Ｕｓｉｎｇ Ｐｏｌｙ Ｓ
ｐａｃｅｒｓ ｆｏｒ ＨｉｇｈＩｍｍｕｎｉｔｙ ｔ
ｏ Ｃｈａｎｎｅｌ Ｈｏｔ−Ｅｌｅｃｔｒｏｎ Ｄｅ
ｇｒａｄａｔｉｏｎ 」と題する論文で、Ｃｈｅｎ他は
、酸化物スペーサの従来技術による形成と同じように、
すなわち多結晶シリコン層を堆積し、次にゲート電極側
の多結晶シリコンスペーサを残してエッチングすること
によって多結晶シリコンスペーサを形成することを提案
している。
【００１１】しかしこの方法の使用は、多結晶シリコン
層を堆積し、次に多結晶シリコン層をエッチングしてス
ペーサを形成するという別個のステップをなお必要とし
ている。したがって、製造の難しいＴ字形のゲート電極
およびＬＤＤ領域上に多結晶シリコンを堆積してから別
個のエッチング・ステップを行なう必要性をなくする、
ウェーハ基板内のＬＤＤ領域上に形成された多結晶シリ
コンを有するゲート電極構造を形成することによって、
ゲート電極とソースおよびドレイン領域との間に望まし
くないずれを生ずることなく、集積回路の基板にこのよ
うなＬＤＤ領域を形成する改良され、単純化された方法
を提供することが望まれる。
層を堆積し、次に多結晶シリコン層をエッチングしてス
ペーサを形成するという別個のステップをなお必要とし
ている。したがって、製造の難しいＴ字形のゲート電極
およびＬＤＤ領域上に多結晶シリコンを堆積してから別
個のエッチング・ステップを行なう必要性をなくする、
ウェーハ基板内のＬＤＤ領域上に形成された多結晶シリ
コンを有するゲート電極構造を形成することによって、
ゲート電極とソースおよびドレイン領域との間に望まし
くないずれを生ずることなく、集積回路の基板にこのよ
うなＬＤＤ領域を形成する改良され、単純化された方法
を提供することが望まれる。
【００１２】
【課題を解決するための手段】したがって、本発明の目
的は、集積回路構造体に１つ以上のＬＤＤ領域を形成す
る改良された方法を提供することである。本発明の他の
目的は、集積回路構造体に１つ以上のＬＤＤ領域を形成
し、さらにその結果得られた構造に、ゲート電極とソー
スおよびドレイン領域との間のずれを生じない改良され
た方法を提供することである。
的は、集積回路構造体に１つ以上のＬＤＤ領域を形成す
る改良された方法を提供することである。本発明の他の
目的は、集積回路構造体に１つ以上のＬＤＤ領域を形成
し、さらにその結果得られた構造に、ゲート電極とソー
スおよびドレイン領域との間のずれを生じない改良され
た方法を提供することである。
【００１３】本発明の他の目的は、多結晶シリコン・ゲ
ート電極を形成し、基板に不純物を添加してＬＤＤ領域
を形成し、ゲート電極の多結晶シリコン側壁に多結晶シ
リコンを選択的に堆積し、次に新しく堆積した多結晶シ
リコンをＬＤＤ領域上のマスクとして使用して、基板に
不純物を添加しソースおよびドレイン領域を形成するこ
とによって集積回路構造体に１つ以上のＬＤＤ領域を形
成する改良された方法を提供することである。
ート電極を形成し、基板に不純物を添加してＬＤＤ領域
を形成し、ゲート電極の多結晶シリコン側壁に多結晶シ
リコンを選択的に堆積し、次に新しく堆積した多結晶シ
リコンをＬＤＤ領域上のマスクとして使用して、基板に
不純物を添加しソースおよびドレイン領域を形成するこ
とによって集積回路構造体に１つ以上のＬＤＤ領域を形
成する改良された方法を提供することである。
【００１４】本発明の他の目的は、最初に多結晶シリコ
ン・ゲート電極を形成し、基板に不純物を添加してＬＤ
Ｄ領域を形成し、ゲート電極の多結晶シリコン側壁に多
結晶シリコンを選択的に堆積し、次に新しく堆積した多
結晶シリコンをＬＤＤ領域上のマスクとして使用して、
基板に不純物を添加しソースおよびドレイン領域を形成
することによって、多結晶シリコン・ゲート電極の下の
集積回路構造基板に形成されたＬＤＤ領域を含む改良さ
れた集積回路構造体を提供することである。
ン・ゲート電極を形成し、基板に不純物を添加してＬＤ
Ｄ領域を形成し、ゲート電極の多結晶シリコン側壁に多
結晶シリコンを選択的に堆積し、次に新しく堆積した多
結晶シリコンをＬＤＤ領域上のマスクとして使用して、
基板に不純物を添加しソースおよびドレイン領域を形成
することによって、多結晶シリコン・ゲート電極の下の
集積回路構造基板に形成されたＬＤＤ領域を含む改良さ
れた集積回路構造体を提供することである。
【００１５】本発明のこれらおよびその他の目的は以下
の説明および添付図面から明らかになる。
の説明および添付図面から明らかになる。
【００１６】
【実施例】図１は、その表面上にすでに形成されたゲー
ト酸化物層１６を有する集積回路構造基板１０を示す。 さらに図１は、多結晶シリコン・ゲート電極２０を構成
する***した多結晶シリコン・セグメント２４およびそ
の上の酸化物キャップ２６を残して、多結晶シリコン層
およびその上に形成された酸化物層を先にパターン化す
ることによって、ゲート酸化物層１６上に形成された多
結晶シリコン・ゲート電極２０を示す。
ト酸化物層１６を有する集積回路構造基板１０を示す。 さらに図１は、多結晶シリコン・ゲート電極２０を構成
する***した多結晶シリコン・セグメント２４およびそ
の上の酸化物キャップ２６を残して、多結晶シリコン層
およびその上に形成された酸化物層を先にパターン化す
ることによって、ゲート酸化物層１６上に形成された多
結晶シリコン・ゲート電極２０を示す。
【００１７】図１において、限定するものではなくでは
なく例示として、基板１０はＰ型の半導体材料として示
され、本発明に従って制作されたＮ− 型の不純物を添
加したＬＤＤ領域を有するＮＭＯＳ素子が形成される。 本発明の教示を使用すれば、このようなＮＭＯＳ素子を
別の方法、すなわちＮ型の基板のＰ型ウェルに形成する
ことも可能であることを当業者は容易に理解する。
なく例示として、基板１０はＰ型の半導体材料として示
され、本発明に従って制作されたＮ− 型の不純物を添
加したＬＤＤ領域を有するＮＭＯＳ素子が形成される。 本発明の教示を使用すれば、このようなＮＭＯＳ素子を
別の方法、すなわちＮ型の基板のＰ型ウェルに形成する
ことも可能であることを当業者は容易に理解する。
【００１８】さらに図面を参照して、図２に示すように
、Ｐ型の基板１０への、たとえばリンのようなＮ− 型
の不純物の注入によって、基板１０にＬＤＤ領域３０ａ
および３０ｂを次に形成する。約６０ＫｅＶ から約８
０ＫｅＶ のエネルギー準位で、また約１０１３から約
１０１４ａｔｏｍｓ ／ｃｍ２ の範囲の注入量準位で
、Ｎ−型の不純物を基板１０内に注入することができる
。たとえばヒ素のようなその他のＶ族の不純物は、Ｎ−
型の不純物として使用することができるが、小さい分
子はより容易に基板内に、約０．２ミクロンから約０．
４ミクロンの望ましい深さにまで拡散するのでリンを使
用するほうが好ましい。
、Ｐ型の基板１０への、たとえばリンのようなＮ− 型
の不純物の注入によって、基板１０にＬＤＤ領域３０ａ
および３０ｂを次に形成する。約６０ＫｅＶ から約８
０ＫｅＶ のエネルギー準位で、また約１０１３から約
１０１４ａｔｏｍｓ ／ｃｍ２ の範囲の注入量準位で
、Ｎ−型の不純物を基板１０内に注入することができる
。たとえばヒ素のようなその他のＶ族の不純物は、Ｎ−
型の不純物として使用することができるが、小さい分
子はより容易に基板内に、約０．２ミクロンから約０．
４ミクロンの望ましい深さにまで拡散するのでリンを使
用するほうが好ましい。
【００１９】図２に示すように、たとえば基板１０に形
成されるか、または形成されるべきバイポーラのまたは
ＰＭＯＳの能動素子への不純物添加を防止するため、例
示したマスク４０のような酸化物かまたはフォトレジス
ト・マスクを使用して、集積回路構造体の残りの部分を
任意にマスクするか、遮蔽することが可能である。Ｎ−
型の注入ステップに続いて、Ｎ− 型の不純物を基板
１０の望ましい深さまで拡散するため、この時点で、も
し希望するなら、通常の焼鈍の場合で、約８５０℃から
約９５０℃の範囲の温度で、約１５分から約３０分の範
囲の間、または急速焼鈍技術の場合で、約９５０℃から
約１，０５０℃の温度で、約１０秒から約３０秒の間構
造体を焼鈍してもよい。
成されるか、または形成されるべきバイポーラのまたは
ＰＭＯＳの能動素子への不純物添加を防止するため、例
示したマスク４０のような酸化物かまたはフォトレジス
ト・マスクを使用して、集積回路構造体の残りの部分を
任意にマスクするか、遮蔽することが可能である。Ｎ−
型の注入ステップに続いて、Ｎ− 型の不純物を基板
１０の望ましい深さまで拡散するため、この時点で、も
し希望するなら、通常の焼鈍の場合で、約８５０℃から
約９５０℃の範囲の温度で、約１５分から約３０分の範
囲の間、または急速焼鈍技術の場合で、約９５０℃から
約１，０５０℃の温度で、約１０秒から約３０秒の間構
造体を焼鈍してもよい。
【００２０】Ｎ− 型の不純物をさらに基板内部にまで
拡散するため、この時点で焼鈍してもよいのだが、望ま
しくは、次にＮ＋ 型の注入後にＮ− 型の不純物を拡
散するため、構造体を焼鈍することが望ましい。そうす
ればＮ＋ 型の不純物とＮ− 型の不純物とを同時に基
板内部に拡散することができるからである。Ｎ− 型の
注入ステップと任意の焼鈍ステップの後に、選択的なシ
リコン堆積工程によって、多結晶シリコン・ゲート電極
２０の露出した側壁に多結晶シリコン側壁セグメント５
０を選択的に堆積する。このシリコン堆積工程は、たと
えばＳｉＨ２Ｃｌ２ 、ＳｉＨＣｌ３またはＳｉＣｌ４
といったハロゲン含有シリコン・ソースを使用して、
約１０Ｔｏｒｒから約７６０Ｔｏｒｒの気圧で、ＣＶＤ
チャンバ内の構造体上に多結晶シリコンを堆積する工程
から構成される。このシリコン・ソースは標準状態で約
１００ｃｍ３ ／分（ｓｃｃｍ）から約２００ｓｃｃｍ
の流量でＣＶＤ真空チャンバに流入し、横の厚みまたは
幅約０．０５ミクロンから約０．２ミクロンの多結晶シ
リコン堆積部５０がゲート電極２０の多結晶シリコンセ
グメント２４の側壁に堆積して、より幅広の多結晶シリ
コン・ゲート電極（図３では一括して２０′と表示）を
形成するに至る。
拡散するため、この時点で焼鈍してもよいのだが、望ま
しくは、次にＮ＋ 型の注入後にＮ− 型の不純物を拡
散するため、構造体を焼鈍することが望ましい。そうす
ればＮ＋ 型の不純物とＮ− 型の不純物とを同時に基
板内部に拡散することができるからである。Ｎ− 型の
注入ステップと任意の焼鈍ステップの後に、選択的なシ
リコン堆積工程によって、多結晶シリコン・ゲート電極
２０の露出した側壁に多結晶シリコン側壁セグメント５
０を選択的に堆積する。このシリコン堆積工程は、たと
えばＳｉＨ２Ｃｌ２ 、ＳｉＨＣｌ３またはＳｉＣｌ４
といったハロゲン含有シリコン・ソースを使用して、
約１０Ｔｏｒｒから約７６０Ｔｏｒｒの気圧で、ＣＶＤ
チャンバ内の構造体上に多結晶シリコンを堆積する工程
から構成される。このシリコン・ソースは標準状態で約
１００ｃｍ３ ／分（ｓｃｃｍ）から約２００ｓｃｃｍ
の流量でＣＶＤ真空チャンバに流入し、横の厚みまたは
幅約０．０５ミクロンから約０．２ミクロンの多結晶シ
リコン堆積部５０がゲート電極２０の多結晶シリコンセ
グメント２４の側壁に堆積して、より幅広の多結晶シリ
コン・ゲート電極（図３では一括して２０′と表示）を
形成するに至る。
【００２１】多結晶シリコン・ゲート電極２０の側壁に
多結晶シリコン側壁セグメント５０を選択的に堆積した
後、基板１０に約６０から約８０ＫｅＶ のエネルギー
準位と約２×１０１５から約５×１０１５ａｔｏｍｓ
／ｃｍ２ の濃度で、たとえばヒ素のようなＮ＋ 型の
不純物を注入し、基板１０にソースおよびドレイン領域
を形成する。Ｎ＋ 型の注入ステップに続いて、Ｎ＋
型の不純物を基板の約０．１から０．３ミクロンの深さ
にまで拡散するため、通常の焼鈍か、または急速焼鈍技
術を使用して、約８５０℃から約９５０℃の範囲の温度
で、約１５分から３０分の間、構造体を焼鈍してもよい
。
多結晶シリコン側壁セグメント５０を選択的に堆積した
後、基板１０に約６０から約８０ＫｅＶ のエネルギー
準位と約２×１０１５から約５×１０１５ａｔｏｍｓ
／ｃｍ２ の濃度で、たとえばヒ素のようなＮ＋ 型の
不純物を注入し、基板１０にソースおよびドレイン領域
を形成する。Ｎ＋ 型の注入ステップに続いて、Ｎ＋
型の不純物を基板の約０．１から０．３ミクロンの深さ
にまで拡散するため、通常の焼鈍か、または急速焼鈍技
術を使用して、約８５０℃から約９５０℃の範囲の温度
で、約１５分から３０分の間、構造体を焼鈍してもよい
。
【００２２】Ｎ＋ 型の不純物として、ヒ素の代わりに
リンを使用してもいいことにこの時点で留意する必要が
ある。しかしＮ− 型の不純物とＮ＋ 型の不純物とを
基板１０の望ましい深さにまで拡散するための焼鈍ステ
ップが一回きりの場合には特に、この一回きりの拡散ス
テップの間にＮ− 型の不純物をより深く基板１０内に
拡散させるために、Ｎ− 型の不純物はたとえばリンの
ように、より小さい、そしてより活性的な原子の方が望
ましく、またＮ＋ 型の不純物はたとえばヒ素のように
、より活性的でない原子の方が望ましい。
リンを使用してもいいことにこの時点で留意する必要が
ある。しかしＮ− 型の不純物とＮ＋ 型の不純物とを
基板１０の望ましい深さにまで拡散するための焼鈍ステ
ップが一回きりの場合には特に、この一回きりの拡散ス
テップの間にＮ− 型の不純物をより深く基板１０内に
拡散させるために、Ｎ− 型の不純物はたとえばリンの
ように、より小さい、そしてより活性的な原子の方が望
ましく、またＮ＋ 型の不純物はたとえばヒ素のように
、より活性的でない原子の方が望ましい。
【００２３】ＮＭＯＳ構造体は結果的に図４に示すとお
りとなり、Ｎ− 型のＬＤＤ領域３０ａおよび３０ｂが
基板１０内の多結晶シリコン・ゲート電極２０′の側壁
５０の下部に形成され、また自己整合したＮ＋ 型のソ
ースおよびドレイン領域６０ａおよび６０ｂがＬＤＤ領
域３０ａおよび３０ｂに隣接した基板１０内に形成され
る。
りとなり、Ｎ− 型のＬＤＤ領域３０ａおよび３０ｂが
基板１０内の多結晶シリコン・ゲート電極２０′の側壁
５０の下部に形成され、また自己整合したＮ＋ 型のソ
ースおよびドレイン領域６０ａおよび６０ｂがＬＤＤ領
域３０ａおよび３０ｂに隣接した基板１０内に形成され
る。
【００２４】図４では、ゲート電極２０′の端部とソー
スおよびドレイン領域６０ａおよび６０ｂとの間に、Ｌ
ＤＤ領域３０ａおよび３０ｂ形成後に当初の多結晶シリ
コン・ゲート・セグメント２４の側壁に選択的に多結晶
シリコンを堆積することによるずれが生じないこともま
た分かる。次に、たとえば構造体上に絶縁酸化物層を形
成し、ソース・ゲートおよびドレイン電極へのバイアを
開口し、そのバイアを埋める金属層を構造体上に形成し
、次のこの金属層をパターン化して各電極への金属接点
を形成するといった通常の処理をＮＭＯＳ構造体に行な
ってもよい。
スおよびドレイン領域６０ａおよび６０ｂとの間に、Ｌ
ＤＤ領域３０ａおよび３０ｂ形成後に当初の多結晶シリ
コン・ゲート・セグメント２４の側壁に選択的に多結晶
シリコンを堆積することによるずれが生じないこともま
た分かる。次に、たとえば構造体上に絶縁酸化物層を形
成し、ソース・ゲートおよびドレイン電極へのバイアを
開口し、そのバイアを埋める金属層を構造体上に形成し
、次のこの金属層をパターン化して各電極への金属接点
を形成するといった通常の処理をＮＭＯＳ構造体に行な
ってもよい。
【００２５】ＮＭＯＳ素子にＬＤＤ領域を製作すること
について、ＮＭＯＳ構造体にこのようなＬＤＤ領域を製
作する認められた必要性の観点から本発明を記述してき
たが、もし希望するなら、Ｎ− 型およびＮ＋ 型の不
純物の代りにＰ− 型およびＰ＋ 型の不純物を使用し
て、ＰＭＯＳ構造体にこのようなＬＤＤ領域を形成する
ために同じようにこの方法を適用することもできること
に留意する必要がある。
について、ＮＭＯＳ構造体にこのようなＬＤＤ領域を製
作する認められた必要性の観点から本発明を記述してき
たが、もし希望するなら、Ｎ− 型およびＮ＋ 型の不
純物の代りにＰ− 型およびＰ＋ 型の不純物を使用し
て、ＰＭＯＳ構造体にこのようなＬＤＤ領域を形成する
ために同じようにこの方法を適用することもできること
に留意する必要がある。
【００２６】以上のとおり、本発明はＭＯＳ素子製作の
間に半導体ウェーハ基板にＬＤＤ領域を形成する改良さ
れた方法を提供し、しかもそれによって形成されたソー
スおよびドレイン領域と多結晶シリコン・ゲート電極の
端部との間に、ＬＤＤ領域形成後に、多結晶シリコン・
ゲート電極の幅を効果的に広くするため、当初の多結晶
シリコン・ゲート電極の側壁にさらに多結晶シリコンを
選択的に堆積したゲート電極の拡幅によるずれがない。 従来技術のＴ字形多結晶シリコン・ゲート電極とは異な
り、従来技術による製作において必要であった多結晶シ
リコン・ゲート電極のＴ字形セグメントの厚みを制御し
ようとする試みが必要でなく、しかも本発明は、多結晶
シリコン・ゲート電極の端部と自己整合する基板内のソ
ースおよびドレイン領域を提供するので、本発明の構造
体はより容易に形成される。
間に半導体ウェーハ基板にＬＤＤ領域を形成する改良さ
れた方法を提供し、しかもそれによって形成されたソー
スおよびドレイン領域と多結晶シリコン・ゲート電極の
端部との間に、ＬＤＤ領域形成後に、多結晶シリコン・
ゲート電極の幅を効果的に広くするため、当初の多結晶
シリコン・ゲート電極の側壁にさらに多結晶シリコンを
選択的に堆積したゲート電極の拡幅によるずれがない。 従来技術のＴ字形多結晶シリコン・ゲート電極とは異な
り、従来技術による製作において必要であった多結晶シ
リコン・ゲート電極のＴ字形セグメントの厚みを制御し
ようとする試みが必要でなく、しかも本発明は、多結晶
シリコン・ゲート電極の端部と自己整合する基板内のソ
ースおよびドレイン領域を提供するので、本発明の構造
体はより容易に形成される。
【図１】多結晶シリコン・ゲート電極構造がその上に形
成された半導体ウェーハの部分垂直断面図である。
成された半導体ウェーハの部分垂直断面図である。
【図２】基板にＮ− 型の不純物を注入することによっ
てウェーハ基板に形成されたＮ− 型のＬＤＤ領域を示
す図１の構造の部分垂直断面図である。
てウェーハ基板に形成されたＮ− 型のＬＤＤ領域を示
す図１の構造の部分垂直断面図である。
【図３】図１および図２に示す多結晶シリコン・ゲート
電極構造の側壁に選択的に堆積された多結晶シリコン部
分を示す部分垂直断面図である。
電極構造の側壁に選択的に堆積された多結晶シリコン部
分を示す部分垂直断面図である。
【図４】以前に形成されたＬＤＤ領域上のマスクとして
、ゲート電極の側壁に以前に堆積された多結晶シリコン
を使用して、基板にＮ＋ 型の不純物を注入することに
よって、以前に形成されたＮ− 型のＬＤＤ領域に隣接
して基板に形成されたＮ＋ 型のソースおよびドレイン
領域を示す図３の構造の部分垂直断面図である。
、ゲート電極の側壁に以前に堆積された多結晶シリコン
を使用して、基板にＮ＋ 型の不純物を注入することに
よって、以前に形成されたＮ− 型のＬＤＤ領域に隣接
して基板に形成されたＮ＋ 型のソースおよびドレイン
領域を示す図３の構造の部分垂直断面図である。
【図５】本発明の工程を示すフロー図である。
１０ 基板
１６ ゲート酸化物層
２０ 多結晶シリコン・ゲート電極
２４ 多結晶シリコン・セグメント
２６ 酸化物キャップ
３０ａ，３０ｂ ＬＤＤ領域
４０ マスク
Claims (10)
- 【請求項１】 集積回路構造体内に１つ以上のＬＤＤ
領域を形成し、その結果得られた構造体においてゲート
電極とソースおよびドレイン領域との間にずれを生じな
い改良された方法において、上記の方法は：ａ）先に半
導体ウェーハ基板に形成されたゲート酸化物層の上に多
結晶シリコン・ゲート電極を形成するステップ； ｂ）上記基板に不純物を添加して１つ以上のＬＤＤ領域
を形成するステップ； ｃ）上記多結晶シリコン・ゲート電極の多結晶シリコン
側壁に多結晶シリコンを選択的に堆積するステップ；お
よび ｄ）上記の選択的に堆積された多結晶シリコンを、先に
上記基板に形成された上記ＬＤＤ領域をカバーするマス
クとして使用して、上記基板に不純物を添加し、上記基
板にソースおよびドレイン領域を形成するステップ；に
よって構成されることを特徴とする方法。 - 【請求項２】 上記基板に不純物を添加して、上記の
１つ以上のＬＤＤ領域を形成する上記ステップが、約１
０１３から約１０１４ａｔｏｍｓ ／ｃｍ２ の不純物
濃度で、上記基板にリンを注入し、上記基板に１つ以上
のＮ− 型のＬＤＤ領域を形成するステップによってさ
らに構成されることを特徴とする請求項１記載の方法。 - 【請求項３】 上記Ｎ− 型の不純物を注入する上記
ステップの後で、上記不純物を上記基板内に拡散するた
め、約８５０℃から約９５０℃の温度で、約１５分から
約３０分の間、または約９５０℃から約１，０５０℃の
温度で、約１０秒から約３０秒の間、上記半導体ウェー
ハ基板を焼鈍するステップをさらに有することを特徴と
する請求項１記載の方法。 - 【請求項４】 上記基板に不純物を添加して上記基板
に上記ソースおよびドレイン領域を形成する上記ステッ
プが、上記基板にＮ＋ 型の不純物を注入するステップ
によってさらに構成されることを特徴とする請求項１記
載の方法。 - 【請求項５】 上記Ｎ＋ 型の不純物を注入する上記
ステップの後で、上記Ｎ− 型の不純物および上記Ｎ＋
型の不純物を上記基板内に拡散するため、上記半導体
ウェーハ基板を焼鈍するステップをさらに有することを
特徴とする請求項４記載の方法。 - 【請求項６】 上記多結晶シリコン・ゲート電極の側
壁に上記多結晶シリコンを選択的に形成する上記ステッ
プが、約１００ｓｃｃｍから約２００ｓｃｃｍの流量で
、ＣＶＤ真空チャンバに流入するハロゲン含有シリコン
・ソースを使用して、約１０Ｔｏｒｒから約７６０Ｔｏ
ｒｒの気圧で、ＣＶＤチャンバの上記多結晶シリコン・
ゲート電極の側壁に多結晶シリコンを堆積するステップ
によってさらに構成されることを特徴とする請求項１記
載の方法。 - 【請求項７】 横の厚みまたは幅約０．０５ミクロン
から約０．２ミクロンの多結晶シリコン堆積部が上記ゲ
ート電極の多結晶シリコン側壁に堆積するまで、上記多
結晶シリコン・ゲート電極の側壁に上記多結晶シリコン
を選択的に堆積することを特徴とする請求項６記載の方
法。 - 【請求項８】 集積回路構造体に１つ以上のＬＤＤ領
域を形成し、その結果得られた構造体においてゲート電
極とソースおよびドレイン領域との間にずれを生じない
改良された方法において、上記の方法は：ａ）半導体ウ
ェハ基板にゲート酸化物層を形成するステップ； ｂ）上記ゲート酸化物層の上に多結晶シリコン層を形成
するステップ； ｃ）上記多結晶シリコン層の上にさらに酸化物層を形成
するステップ； ｄ）上記の後の酸化物層および上記多結晶シリコンをパ
ターン化して、上記ウェーハ基板に多結晶シリコン・ゲ
ート電極を形成するステップ； ｅ）約１０１３から約１０１４ａｔｏｍｓ ／ｃｍ２
の不純物濃度で、上記基板にＮ− 型の不純物を添加し
て、上記基板に１つ以上のＮ− 型のＬＤＤ領域を形成
するステップ；ｆ）約１００ｓｃｃｍから約２００ｓｃ
ｃｍの流量で、ＣＶＤチャンバに流入するハロゲン含有
シリコン・ソースを使用して、約１０Ｔｏｒｒから約７
６０Ｔｏｒｒの気圧で、ＣＶＤチャンバの上記ゲート電
極の多結晶シリコン側壁に多結晶シリコンを選択的に堆
積するステップ；ｇ）上記の選択的に堆積した多結晶シ
リコンを、上記基板に先に形成された上記ＬＤＤ領域を
カバーするマスクとして使用して、約２×１０１５から
約１０×１５ａｔｏｍｓ ／ｃｍ２ の不純物濃度で、
上記基板にＮ＋ 型の不純物を添加し、上記基板にＮ＋
型のソースおよびドレイン領域を形成するステップ；
および ｈ）上記不純物を上記基板内に拡散するため、約８５０
℃から約９５０℃の温度で、約１５分から約３０分の間
、または約９５０℃から約１，０５０℃の温度で、約１
０秒から約３０秒の間、上記の不純物を注入された基板
を焼鈍するステップ；によって構成されることを特徴と
する方法。 - 【請求項９】 上記基板に不純物を添加して、上記基
板に上記の１つ以上のＮ− 型のＬＤＤ領域を形成する
上記ステップが、上記基板にリンを注入して、上記基板
に上記の１つ以上のＮ− 型のＬＤＤ領域を形成するこ
とによってさらに構成され、また上記基板に不純物を添
加して、上記基板に上記のＮ＋ 型のソースおよびドレ
イン領域を形成する上記ステップが、上記基板にヒ素を
注入して、上記基板に上記の１つ以上のＮ＋ 型のソー
スおよびドレイン領域を形成することによってさらに構
成されることを特徴とする請求項８記載の方法。 - 【請求項１０】 半導体ウェーハ基板の多結晶シリコ
ン・ゲート電極の下部に１つ以上のＬＤＤ領域を形成し
、また上記ゲート電極の端部と自己整合するソースおよ
びドレイン領域を上記基板に形成することを特徴とする
改良されたＭＯＳ集積回路構造体において、上記の構造
体は、先ず多結晶シリコン・ゲート電極を上記基板の上
に形成し、上記基板にＮ− 型の不純物を添加して上記
の１つ以上のＬＤＤ領域を形成し、上記ゲート電極の多
結晶シリコン側壁だけにさらに多結晶シリコンを選択的
に堆積し、次に上記の選択的に堆積した多結晶シリコン
を上記の１つ以上のＮ− 型のＬＤＤ領域上のマスクと
して使用して、上記基板にＮ＋ 型の不純物を添加し、
上記多結晶シリコン・ゲート電極の端部と自己整合する
ソースおよびドレイン領域を形成することを特徴とする
構造体。
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