JPS638631B2 - - Google Patents
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- JPS638631B2 JPS638631B2 JP57174776A JP17477682A JPS638631B2 JP S638631 B2 JPS638631 B2 JP S638631B2 JP 57174776 A JP57174776 A JP 57174776A JP 17477682 A JP17477682 A JP 17477682A JP S638631 B2 JPS638631 B2 JP S638631B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体装置の製造方法に係り、特に書
き替えを電気的に行えるEEPROM(Electrically
Eresable Programmable Read Only Memory)
の製造方法に関する。
き替えを電気的に行えるEEPROM(Electrically
Eresable Programmable Read Only Memory)
の製造方法に関する。
(2) 技術の背景
半導体ROMの中にはマスクROMとPROM
(Programmoble ROM)があり、PROMは情報
の書き込み、消去方法等から分類すると、情報書
き込み後消去、再書き込みができないヒユーズ型
またはダイオード接合破壊型PROMがあり、紫
外線等の照射で消去できて再書き込みのできる
EPROM(Erasable Programable ROM)も知
られている。その代表的な構成としては2層ゲー
トMOS構造が知られている。
(Programmoble ROM)があり、PROMは情報
の書き込み、消去方法等から分類すると、情報書
き込み後消去、再書き込みができないヒユーズ型
またはダイオード接合破壊型PROMがあり、紫
外線等の照射で消去できて再書き込みのできる
EPROM(Erasable Programable ROM)も知
られている。その代表的な構成としては2層ゲー
トMOS構造が知られている。
この構造は浮遊ゲート上に更に第2のゲートを
設け書き込みはゲートに正電圧を印加してドレイ
ンと基板間にアバランシエを起こして浮遊ゲート
に電荷を注入するもので情報の消去は紫外線の照
射によつて浮遊ゲート中の電荷を励起して外部に
放出し、情報の読み出しは浮遊ゲート中の電荷の
有無によつて導通、非導通状態を検出するように
なされている。
設け書き込みはゲートに正電圧を印加してドレイ
ンと基板間にアバランシエを起こして浮遊ゲート
に電荷を注入するもので情報の消去は紫外線の照
射によつて浮遊ゲート中の電荷を励起して外部に
放出し、情報の読み出しは浮遊ゲート中の電荷の
有無によつて導通、非導通状態を検出するように
なされている。
最近では紫外線消去型の上記したEPROMと互
換性のある電気的に消去が可能なEEPROM
(Electrically EPROM)が開発されている。
換性のある電気的に消去が可能なEEPROM
(Electrically EPROM)が開発されている。
これらは種々の構造のものが提案され、例えば
IEEE、International Solid−state Aicuit
Conference WAM3.6 1976.Hagiwara.T他に示
されているナイトライドを用いたMNOS(Metal
Nitride Oxide Semiconductor)やElectric
1980年2月28日号第113頁乃至117頁に記載されて
いるようなフローテングゲートトンネルに注入型
のEEPROM等が知られている。本発明はフロー
テングゲートトンネル注入型のEEPROMを改良
した製造方法を提案するものである。
IEEE、International Solid−state Aicuit
Conference WAM3.6 1976.Hagiwara.T他に示
されているナイトライドを用いたMNOS(Metal
Nitride Oxide Semiconductor)やElectric
1980年2月28日号第113頁乃至117頁に記載されて
いるようなフローテングゲートトンネルに注入型
のEEPROM等が知られている。本発明はフロー
テングゲートトンネル注入型のEEPROMを改良
した製造方法を提案するものである。
(3) 従来技術と問題点
第1図は従来のフローテングゲートトンネル注
入型EEPROMの構造を示すものであり、1はシ
リコン等のP型基板、2はN+のソース、3はN+
のドレイン、4はフイールド酸化膜でソース・ド
レイン間上にゲート酸化膜5が形成され、該ゲー
ト酸化膜と連接するトンネル酸化膜5aは100〜
150Åと極めて薄くドレイン上の一部に形成され
ている。6はフローテングゲートとなる第1の多
結晶シリコン層であり、SiO2等の熱酸化膜8を
介して更に第2の多結晶シリコン層7を形成し、
該第2の多結晶シリコン層上に酸化膜9を備えて
いる。
入型EEPROMの構造を示すものであり、1はシ
リコン等のP型基板、2はN+のソース、3はN+
のドレイン、4はフイールド酸化膜でソース・ド
レイン間上にゲート酸化膜5が形成され、該ゲー
ト酸化膜と連接するトンネル酸化膜5aは100〜
150Åと極めて薄くドレイン上の一部に形成され
ている。6はフローテングゲートとなる第1の多
結晶シリコン層であり、SiO2等の熱酸化膜8を
介して更に第2の多結晶シリコン層7を形成し、
該第2の多結晶シリコン層上に酸化膜9を備えて
いる。
上述の構造において、フローテングゲート5に
電子をトンネル注入するか放出するかで書き込み
または消去がなされるが、上記トンネル注入また
は放出はトンネル酸化膜5aと基板間で電子のや
りとりがなされる。
電子をトンネル注入するか放出するかで書き込み
または消去がなされるが、上記トンネル注入また
は放出はトンネル酸化膜5aと基板間で電子のや
りとりがなされる。
上述の構成のフローテングゲート、トンネル注
入型のEEPROMの製造工程を書き込み及び消去
領域のトンネル酸化膜5a部分について第2図A
〜F及び第3図a〜fに説明する。
入型のEEPROMの製造工程を書き込み及び消去
領域のトンネル酸化膜5a部分について第2図A
〜F及び第3図a〜fに説明する。
第2図A〜Fは書き込み消去領域の製造工程を
示す平面図、第3図a〜fは同様の第2図AのA
―A′断面矢視図である。
示す平面図、第3図a〜fは同様の第2図AのA
―A′断面矢視図である。
第2図A及び第3図aに示すように、シリコン
基板の表面を酸化後、一部に窒化膜を形成して熱
酸化し基板1にフイールド酸化膜4を形成し、窒
化膜を除去して選択的に活性領域10を第2図A
の如く形成する。
基板の表面を酸化後、一部に窒化膜を形成して熱
酸化し基板1にフイールド酸化膜4を形成し、窒
化膜を除去して選択的に活性領域10を第2図A
の如く形成する。
次に第2図Bに示す活性領域10を酸化して酸
化膜5を形成させる。
化膜5を形成させる。
次に第3図bで示すようにレジスト11をパタ
ーニングして、該レジストをマスクとして酸化膜
5をエツチオフすると第2図C及び第3図cの如
く書き込み消去領域の酸化膜5がエツチオフされ
た領域12が形成される。次にヒ素(As)をイ
オン注入13によつて基板1上に注入してN+拡
散層3が形成される。該N+拡散層3はドレイン
へつながる部分でレジスト膜11は残したままイ
オン注入がなされ、レジスト膜を剥離後に第2図
D及び第3図dに示すように書き込み消去領域1
2にトンネル酸化膜5aとなる部分を100Å厚程
度形成する。
ーニングして、該レジストをマスクとして酸化膜
5をエツチオフすると第2図C及び第3図cの如
く書き込み消去領域の酸化膜5がエツチオフされ
た領域12が形成される。次にヒ素(As)をイ
オン注入13によつて基板1上に注入してN+拡
散層3が形成される。該N+拡散層3はドレイン
へつながる部分でレジスト膜11は残したままイ
オン注入がなされ、レジスト膜を剥離後に第2図
D及び第3図dに示すように書き込み消去領域1
2にトンネル酸化膜5aとなる部分を100Å厚程
度形成する。
次に第2図Eの斜線部分で示すようなパターン
形状の第1層目の多結晶シリコン層が形成され、
トンネル酸化膜5a上では書き込み消去領域12
の中心部近傍を横断する多結晶層6aが形成され
る。
形状の第1層目の多結晶シリコン層が形成され、
トンネル酸化膜5a上では書き込み消去領域12
の中心部近傍を横断する多結晶層6aが形成され
る。
次に第2図F及び第3図fに示すように第1層
目の多結晶シリコン層6,6a上に酸化膜8を成
長させて第2層目の多結晶シリコン層7を第2図
Fの斜線で示すようにパターニングする。実際に
はダブルセルフアライン工程で第1層目及び第2
層目の多結晶シリコン層6,6a,7を同時にパ
ターニングするために第1層目の多結晶シリコン
層は第2図Fのクロス斜線で示す領域14のみが
残ることになる。このような製造工程によつてト
ンネル酸化膜を形成する場合には、予めイオン注
入によつてドレイン領域3を形成するためにトン
ネル酸化膜5aを形成する際にイオン注入で受け
た基板表面のダメージがトンネル酸化膜形成に悪
い影響を与えて、良好なトンネル酸化膜が形成し
難いだけでなく製造工程も多くなり工程が複雑化
する欠点があつた。
目の多結晶シリコン層6,6a上に酸化膜8を成
長させて第2層目の多結晶シリコン層7を第2図
Fの斜線で示すようにパターニングする。実際に
はダブルセルフアライン工程で第1層目及び第2
層目の多結晶シリコン層6,6a,7を同時にパ
ターニングするために第1層目の多結晶シリコン
層は第2図Fのクロス斜線で示す領域14のみが
残ることになる。このような製造工程によつてト
ンネル酸化膜を形成する場合には、予めイオン注
入によつてドレイン領域3を形成するためにトン
ネル酸化膜5aを形成する際にイオン注入で受け
た基板表面のダメージがトンネル酸化膜形成に悪
い影響を与えて、良好なトンネル酸化膜が形成し
難いだけでなく製造工程も多くなり工程が複雑化
する欠点があつた。
(4) 発明の目的
本発明は上記従来の欠点に鑑み、トンネル酸化
膜形成後に横方向拡散によりフローテング用ゲー
ト、すなわち第1の多結晶シリコン層の下方に不
純物を拡散させることで良好なトンネル酸化膜の
形成された半導体装置を提供することを目的とす
るものである。
膜形成後に横方向拡散によりフローテング用ゲー
ト、すなわち第1の多結晶シリコン層の下方に不
純物を拡散させることで良好なトンネル酸化膜の
形成された半導体装置を提供することを目的とす
るものである。
(5) 発明の構成
本発明の特徴とするところは、フローテングゲ
ートトンネル注入型のEEPROMの製造方法にお
いて、基板の活性領域上にゲート絶縁膜を形成を
した後に書き込み及び消去領域上の前記ゲート絶
縁膜をエツチオフしてからトンネル酸化膜を形成
し、その後にフローテングゲートを該書き込み及
び消去領域上を横断するように形成し、該フロー
テングゲート上よりドレイン領域形成不純物を導
入し該フローテングゲート下のトンネル酸化膜下
に横方向よりドレイン領域形成不純物を拡散させ
てなることを特徴とする半導体装置の製造方法に
よつて達成される。
ートトンネル注入型のEEPROMの製造方法にお
いて、基板の活性領域上にゲート絶縁膜を形成を
した後に書き込み及び消去領域上の前記ゲート絶
縁膜をエツチオフしてからトンネル酸化膜を形成
し、その後にフローテングゲートを該書き込み及
び消去領域上を横断するように形成し、該フロー
テングゲート上よりドレイン領域形成不純物を導
入し該フローテングゲート下のトンネル酸化膜下
に横方向よりドレイン領域形成不純物を拡散させ
てなることを特徴とする半導体装置の製造方法に
よつて達成される。
(6) 発明の実施例
以下、本発明の一実施例を第4図A〜F及び第
5図a〜fについて説明する。
5図a〜fについて説明する。
第4図A〜Fは書き込み消去領域(以下W/E
領域と記す)部分の平面図、第5図a〜fは同じ
く第4図AのA―A断面矢視図であり、P型シリ
コン等の基板1の表面を酸化し、一部に窒化膜を
被覆後、熱酸化して、7000〜10000Å混のフイー
ルド酸化膜4を形成し、次に窒化膜をエツチオフ
し、活性領域10を第4図Aに示すような形状で
形成する。
領域と記す)部分の平面図、第5図a〜fは同じ
く第4図AのA―A断面矢視図であり、P型シリ
コン等の基板1の表面を酸化し、一部に窒化膜を
被覆後、熱酸化して、7000〜10000Å混のフイー
ルド酸化膜4を形成し、次に窒化膜をエツチオフ
し、活性領域10を第4図Aに示すような形状で
形成する。
次に活性領域10にゲート絶縁膜用の酸化膜5
を500〜700Å厚に形成し、第4図Bで示すような
長方形状のW/E領域となる長方形部分12をエ
ツチオフするためにこの部分のみを残してレジス
ト11が形成されて第5図bで示すようなパター
ニングを行う。
を500〜700Å厚に形成し、第4図Bで示すような
長方形状のW/E領域となる長方形部分12をエ
ツチオフするためにこの部分のみを残してレジス
ト11が形成されて第5図bで示すようなパター
ニングを行う。
更にウエツトエツチにより、例えばフツ酸系の
エツチング液で第4図Cに示すW/E領域となる
長方形部分12のエツチングオフがなされて酸化
膜5がエツチオフされる。
エツチング液で第4図Cに示すW/E領域となる
長方形部分12のエツチングオフがなされて酸化
膜5がエツチオフされる。
次に第4図Bと第5図dに示すように長方形部
分12に薄い酸化膜がほぼ100Å厚に形成されて
トンネル酸化膜5aとなる。
分12に薄い酸化膜がほぼ100Å厚に形成されて
トンネル酸化膜5aとなる。
このようにトンネル酸化膜5aの形成後に第1
層目の多結晶シリコン層6を3500Å厚にCVDで
形成後に第4図Eの斜線のように多結晶シリコン
層6をパターニングし、更に長方形部分12のみ
を残してレジスト15を形成〔第5図d〕してイ
オン注入13を行う。この場合の注入電圧は
80KeVである。例えばヒ素(As)をドーズ量4
×10Atom/cm2で基板1にトンネル酸化膜5aを
介して注入する。
層目の多結晶シリコン層6を3500Å厚にCVDで
形成後に第4図Eの斜線のように多結晶シリコン
層6をパターニングし、更に長方形部分12のみ
を残してレジスト15を形成〔第5図d〕してイ
オン注入13を行う。この場合の注入電圧は
80KeVである。例えばヒ素(As)をドーズ量4
×10Atom/cm2で基板1にトンネル酸化膜5aを
介して注入する。
かくすることでドレインへつながる不純物拡散
層3が0.3〜0.5μ厚程度に打ち込まれる。
層3が0.3〜0.5μ厚程度に打ち込まれる。
更に第4図F及び第5図fに示すようにレジス
ト15を除去した後にの酸化膜8を第1層目の多
結晶シリコン層6aと薄い酸化膜5a上に形成す
ることで第1層目の多結晶シリコン層6aの下部
のみに薄い酸化膜5aが残つてトンネル酸化膜と
なる。酸化膜8上にはCVDにより第2層目の多
結晶シリコン層7が第4図Fのようにパターニン
グされる。
ト15を除去した後にの酸化膜8を第1層目の多
結晶シリコン層6aと薄い酸化膜5a上に形成す
ることで第1層目の多結晶シリコン層6aの下部
のみに薄い酸化膜5aが残つてトンネル酸化膜と
なる。酸化膜8上にはCVDにより第2層目の多
結晶シリコン層7が第4図Fのようにパターニン
グされる。
なお、第1層目の多結晶シリコン層6の長方形
部分を横切るパターン6aの幅Wは1〜2μ程度
であるのでシリコン基板1上に拡散されたN+不
純物層3は酸化膜8形成時の熱処理によつて第5
図fの3aで示すように第1層目の多結晶酸化膜
6aの下側に横方向から1μ程度入り込むように
なるため第4図FのB部拡大図である第6図のよ
うに第1層目の多結晶シリコン層であるフローテ
ングゲートの幅Wは1〜2μの中ほとんど横方向
拡散されることになる。第7図は本発明の他の実
施例を示すもので、W/E領域の長方形部分12
にパターニングされる第1層目の多結晶シリコン
層6のフローテングゲート部6aを長方形部分1
2の片側によせて一方向のみから横方向のAs拡
散3aをなしたものである。
部分を横切るパターン6aの幅Wは1〜2μ程度
であるのでシリコン基板1上に拡散されたN+不
純物層3は酸化膜8形成時の熱処理によつて第5
図fの3aで示すように第1層目の多結晶酸化膜
6aの下側に横方向から1μ程度入り込むように
なるため第4図FのB部拡大図である第6図のよ
うに第1層目の多結晶シリコン層であるフローテ
ングゲートの幅Wは1〜2μの中ほとんど横方向
拡散されることになる。第7図は本発明の他の実
施例を示すもので、W/E領域の長方形部分12
にパターニングされる第1層目の多結晶シリコン
層6のフローテングゲート部6aを長方形部分1
2の片側によせて一方向のみから横方向のAs拡
散3aをなしたものである。
また、第4図Fで示すクロス斜線部分がフロー
テングゲート6aの最終的に残る部分でこれは第
2層目の多結晶シリコン層7のパターニングの際
に従来のEPROMの製作工程と同様にダブルセル
フアライン工程でフローテングゲート部である第
1層目の多結晶シリコン層部分をもパターニング
したためである。
テングゲート6aの最終的に残る部分でこれは第
2層目の多結晶シリコン層7のパターニングの際
に従来のEPROMの製作工程と同様にダブルセル
フアライン工程でフローテングゲート部である第
1層目の多結晶シリコン層部分をもパターニング
したためである。
(7) 発明の効果
以上詳細に説明したように、本発明の半導体装
置の製造方法によれば、従来のようにAsをイオ
ンインプラテーシヨンによつて基板1に打ち込ん
だ後にトンネル酸化膜を形成せず予めトンネル酸
化膜を形成してAsの打ち込みを行うために酸化
膜質のよいものが得られる。
置の製造方法によれば、従来のようにAsをイオ
ンインプラテーシヨンによつて基板1に打ち込ん
だ後にトンネル酸化膜を形成せず予めトンネル酸
化膜を形成してAsの打ち込みを行うために酸化
膜質のよいものが得られる。
更に、トンネル酸化膜厚の制御性がよく、W/
E領域は第1層目の多結晶シリコン膜であるフロ
ーテングゲート6aの幅Wで定まるのでこれによ
つて制御し易い半導体装置が得られる特徴を有す
る。
E領域は第1層目の多結晶シリコン膜であるフロ
ーテングゲート6aの幅Wで定まるのでこれによ
つて制御し易い半導体装置が得られる特徴を有す
る。
第1図は従来のEEPROMの側断面図、第2図
A〜Fは従来のEEPROMの製造工程を示すW/
E領域の平面図、第3図a〜fは第2図Aに示す
A―A断面矢視状態を示す製造工程図、第4図A
〜Fは本発明のEEPROMのW/E領域の製造工
程を示す平面図、第5図a〜fは第4図Aに示す
A―A断面矢視状態を示すEEPROMの製造工程
図、第6図は第4図FのB部拡大平面図、第7図
は本発明の他の実施例を示す第6図と同様の平面
図である。 1…基板、2…ソース、3…ドレイン、4…フ
イルド酸化膜、5,5a…ゲート酸化膜、6…第
1の多結晶シリコン層、7…第2の多結晶シリコ
ン層、8,9…酸化膜、10…活性領域、11,
15…レジスト膜、12…W/E領域の長方形部
分。
A〜Fは従来のEEPROMの製造工程を示すW/
E領域の平面図、第3図a〜fは第2図Aに示す
A―A断面矢視状態を示す製造工程図、第4図A
〜Fは本発明のEEPROMのW/E領域の製造工
程を示す平面図、第5図a〜fは第4図Aに示す
A―A断面矢視状態を示すEEPROMの製造工程
図、第6図は第4図FのB部拡大平面図、第7図
は本発明の他の実施例を示す第6図と同様の平面
図である。 1…基板、2…ソース、3…ドレイン、4…フ
イルド酸化膜、5,5a…ゲート酸化膜、6…第
1の多結晶シリコン層、7…第2の多結晶シリコ
ン層、8,9…酸化膜、10…活性領域、11,
15…レジスト膜、12…W/E領域の長方形部
分。
Claims (1)
- 1 フローテングゲートトンネル注入型の
EEPROMの製造方法において、基板の書き込み
及び消去領域上トンネル酸化膜を形成し、その後
にフローテングゲートを該書き込み及び消去領域
上を横断するように形成し、基板の該フローテン
グゲートに隣接する領域へドレイン領域形成不純
物を導入し該フローテングゲート下のトンネル酸
化膜下全体に横方向よりドレイン領域形成不純物
を拡散させることを特徴とする半導体装置の製造
方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57174776A JPS5963763A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
US06/538,884 US4517732A (en) | 1982-10-05 | 1983-10-04 | Method for fabricating an EEPROM |
EP83306004A EP0106617B1 (en) | 1982-10-05 | 1983-10-04 | Method for fabricating an eeprom |
DE8383306004T DE3372429D1 (en) | 1982-10-05 | 1983-10-04 | Method for fabricating an eeprom |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57174776A JPS5963763A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5963763A JPS5963763A (ja) | 1984-04-11 |
JPS638631B2 true JPS638631B2 (ja) | 1988-02-23 |
Family
ID=15984463
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57174776A Granted JPS5963763A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4517732A (ja) |
EP (1) | EP0106617B1 (ja) |
JP (1) | JPS5963763A (ja) |
DE (1) | DE3372429D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0360039U (ja) * | 1989-10-12 | 1991-06-13 |
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Publication number | Priority date | Publication date | Assignee | Title |
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US4698899A (en) * | 1983-10-19 | 1987-10-13 | Gould Inc. | Field effect transistor |
JPS60234372A (ja) * | 1984-05-07 | 1985-11-21 | Toshiba Corp | 半導体装置の製造方法 |
DE3576245D1 (de) * | 1984-05-17 | 1990-04-05 | Toshiba Kawasaki Kk | Verfahren zur herstellung eines nichtfluechtigen halbleiter-eeprom-elementes. |
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IT1196997B (it) * | 1986-07-25 | 1988-11-25 | Sgs Microelettronica Spa | Processo per realizzare strutture includenti celle di memoria non volatili e2prom con strati di silicio autoallineate transistori associati |
IT1225873B (it) * | 1987-07-31 | 1990-12-07 | Sgs Microelettrica S P A Catan | Procedimento per la fabbricazione di celle di memoria eprom cmos con riduzione del numero di fasi di mascheratura. |
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US4957877A (en) * | 1988-11-21 | 1990-09-18 | Intel Corporation | Process for simultaneously fabricating EEPROM cell and flash EPROM cell |
JP2509717B2 (ja) * | 1989-12-06 | 1996-06-26 | 株式会社東芝 | 半導体装置の製造方法 |
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DE69313816T2 (de) * | 1993-02-11 | 1998-03-26 | St Microelectronics Srl | EEPROM-Zelle und peripherer MOS-Transistor |
KR0135047B1 (ko) * | 1994-06-30 | 1998-04-20 | 문정환 | 반도체 읽기 전용 기억 장치의 코딩 방법 |
US5498577A (en) * | 1994-07-26 | 1996-03-12 | Advanced Micro Devices, Inc. | Method for fabricating thin oxides for a semiconductor technology |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4112575A (en) * | 1976-12-20 | 1978-09-12 | Texas Instruments Incorporated | Fabrication methods for the high capacity ram cell |
US4203158A (en) * | 1978-02-24 | 1980-05-13 | Intel Corporation | Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same |
US4218267A (en) * | 1979-04-23 | 1980-08-19 | Rockwell International Corporation | Microelectronic fabrication method minimizing threshold voltage variation |
US4332077A (en) * | 1979-08-10 | 1982-06-01 | Rca Corporation | Method of making electrically programmable control gate injected floating gate solid state memory transistor |
US4409723A (en) * | 1980-04-07 | 1983-10-18 | Eliyahou Harari | Method of forming non-volatile EPROM and EEPROM with increased efficiency |
US4380057A (en) * | 1980-10-27 | 1983-04-12 | International Business Machines Corporation | Electrically alterable double dense memory |
US4416708A (en) * | 1982-01-15 | 1983-11-22 | International Rectifier Corporation | Method of manufacture of high speed, high power bipolar transistor |
-
1982
- 1982-10-05 JP JP57174776A patent/JPS5963763A/ja active Granted
-
1983
- 1983-10-04 EP EP83306004A patent/EP0106617B1/en not_active Expired
- 1983-10-04 DE DE8383306004T patent/DE3372429D1/de not_active Expired
- 1983-10-04 US US06/538,884 patent/US4517732A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0360039U (ja) * | 1989-10-12 | 1991-06-13 |
Also Published As
Publication number | Publication date |
---|---|
EP0106617A2 (en) | 1984-04-25 |
US4517732A (en) | 1985-05-21 |
EP0106617B1 (en) | 1987-07-08 |
JPS5963763A (ja) | 1984-04-11 |
DE3372429D1 (en) | 1987-08-13 |
EP0106617A3 (en) | 1985-12-11 |
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