JPH0642552B2 - 高密度分割ゲート不揮発性メモリセルの製造方法 - Google Patents

高密度分割ゲート不揮発性メモリセルの製造方法

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JPH0642552B2
JPH0642552B2 JP1014219A JP1421989A JPH0642552B2 JP H0642552 B2 JPH0642552 B2 JP H0642552B2 JP 1014219 A JP1014219 A JP 1014219A JP 1421989 A JP1421989 A JP 1421989A JP H0642552 B2 JPH0642552 B2 JP H0642552B2
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Description

【発明の詳細な説明】 技術分野 本発明は高密度不揮発性メモリセルに関するものであっ
て、更に詳細には、完全に自己整合したスプリット（分
割）ゲートＥＰＲＯＭ又はＥＥＰＲＯＭを製造する方法
に関するものである。
従来技術 不揮発性である半導体メモリ装置においては、格納され
る情報は電源が遮断されても失われることはない。この
タイプの多くの装置は、ＥＰＲＯＭ（消去可能な書込み
可能読出し専用メモリ）及びＥＥＰＲＯＭ（電気的に消
去可能な書込み可能読出し専用メモリ）を包含してい
る。一つのタイプのＥＰＲＯＭは、二つのポリシリコン
ゲートを組み込んだ単一のトランジスタセルである。上
側のゲートは制御ゲートであり、下側のゲートは制御ゲ
ートと基板との間に配設される浮遊ゲートである。プロ
グラミング即ち書込みは、印加された高ドレイン電圧に
応答して酸化物層を介しての基板からのホットエレクト
ロンを注入することによって行なわれる。一方、消去
は、浮遊ゲートから制御ゲート及び基板へホットエレク
トロンをホトエミッションによって消去することによっ
て行なわれる。
ＥＥＰＲＯＭは、通常、２個のトランジスタを有する２
個の要素セルを使用する。プログラミング（書込み）及
び消去は、シリコン−シリコン酸化物の界面におけるエ
ネルギ障壁を介して酸化物導通バンド内へトンネル動作
されるエレクトロンを使用するファウラ−ノルトハイム
効果によって行なわれる。読取り操作の期間中、ＥＥＰ
ＲＯＭセルの状態はセレクトトランジスタを使用するこ
とによって電流を検知することによって決定される。
過去において使用されている従来の不揮発性分割ゲート
メモリセルは、自己整合型ソース−ドレイン注入を必要
としており、従ってセル面積は、例えば、３０平方ミク
ロン以下の寸法に減少させることが可能であった。通
常、この様なセルは、ホットエレクトロンのチャンネル
注入によってプログラム即ち書込みが行なわれ、且つ浮
遊ゲートからホトエミッション又はファウラーノルトハ
イムトンネル効果によって消去が行なわれる。分割ゲー
ト不揮発性メモリセルの動作のために必要とされるプロ
グラミング（書込み）電圧は、従来のＥＥＰＲＯＭのた
めに使用されるものよりもかなり低いものである。
従来の方法によって製造される従来の分割ゲートメモリ
セルは、ソース領域とドレイン領域との間に配置される
チャンネルからのホットエレクトロンの注入によって荷
電される浮遊ゲートを有している。この浮遊ゲートの上
方に制御ゲートが形成され、分割ゲート動作を達成する
ために浮遊ゲートとソースとの間のチャンネル領域の部
分を制御する。この分割ゲート構成は、固定された値で
はない結合比によって特性づけられる。
分割ゲートメモリ装置においては、浮遊ゲートはドレイ
ン領域とオーバーラップ即ち重畳されて形成され、従っ
て書込み機能及びプログラミングを実施することが可能
である。オーバーラップ、又はドレインに対する浮遊ゲ
ートの実際のアンダラップ即ち下側における重畳がない
場合には、ホットエレクトロンの注入によって書込みを
行なうことはできず、プログラミング効率は減少する。
更に、分割ゲート形態を使用するこれらの装置は、メモ
リセルをターンオンさせ且つそれをドライブすることを
可能とするためにソース領域とオーバーラップするため
にチャンネル上方に延在し且つ浮遊ゲートとオーバーラ
ップする制御ゲートを有している。従来の分割ゲートプ
ロセスにおいては、ソース及びドレイン接合は、通常、
ポリシリコンゲートを形成する前に形成されていた。こ
の様な従来のプロセスは、ソース及びドレインの完全に
自己整合した注入を使用するものではなかった。従っ
て、セル面積の寸法は拡大され、且つトランジスタのチ
ャンネル長さは増大した。
従来の分割ゲートメモリセルにおいては、制御ゲートと
相対的なソースの不整合が存在すると、その装置が動作
する場合の読取り電流の一様性に影響を与えることとな
る。この様な不整合を回避するために、従来装置におい
ては、ソースに対して制御ゲートのオーバーラップを与
えていた。更に、幾つかの装置においては、ドレインが
浮遊ゲートと相対的に自己整合されているが、ソース領
域は制御ゲートに対して自己整合されておらず、従っ
て、このタイプの分割ゲート装置のチャンネル長さは不
定であり、そのことは、動作中においてメモリセル内の
電流の分散に悪影響を与えていた。全チャンネル長が固
定された長さでないこの様な場合において、プログラミ
ングも悪影響を受ける。全長が変化すると、層の寸法を
スケールすることが困難であり、特に高プログラミング
効率及び再現可能なセル電流に対して所望される短い長
さの場合にそうである。長さの寸法があまり大きすぎる
と、プログラミング効率は妥当なものではなく、セル読
取り電流は減少して装置動作を阻害することとなる。更
に、第二ポリシリコン層とソースとの間にオーバーラッ
プが与えられる場合には、かなりの面積が浪費され且つ
セル寸法は不必要に大きくなる。分割ゲートメモリセル
の形状及び面積寸法を減少する試みは、製造プロセスに
おける種々の制限から困難性に遭遇した。
制御ゲートに対するソース領域及び浮遊ゲート／制御ゲ
ート端部に対するドレイン領域の不整合の困難性を解消
するための従来技術の一つの試みは、Ｇｈｅｏｒｇｈｅ
Ｓａｍａｃｈｉｓａ ｉｔ ａｌ．による「二重ポリ
シリコン技術を使用する１２８ＫフラッシュＥＥＰＲＯ
Ｍ（Ａ １２８Ｋ Ｆｌａｓｈ ＥＥＰＲＯＭ Ｕｓｉ
ｎｇＤｏｕｂｌｅ−Ｐｏｌｙｓｉｌｉｃｏｎ Ｔｅｃｈ
ｎｏｌｏｇｙ）」、ＩＥＥＥジャーナル・オブ・ソリッ
ド−ステート・サーキッツ、Ｖｏｌ．ＳＣ−２２、No.
５、１９８７年１０月、６７６−６８３頁、の文献に記
載されている。この文献においては、ドレイン領域上方
の浮遊ゲート及び制御ゲートの自己整合した端部及びソ
ース領域上方の制御ゲートの自己整合した端部を示す構
成が開示されているが、この様な整合を発生するための
プロセスは開示されていない。更に、本発明プロセス
は、上掲した文献の第１（ｂ）図に示されている欠点を
回避する装置を提供するものであり、即ち、自己整合型
エッチの期間中にソース領域にピットが形成され表面の
地形的形状が劣化することを回避している。尚、上掲し
た文献のアブストラクトは、１９８７年ＩＥＥＥソリッ
ド−ステート・サーキッツ・コンフェレンス・ダイジェ
スト・オブ・テクニカルペーバーズ、１９８７年２月２
５日、７６及び７７頁に掲載されたが、そこにも本発明
の新規なプロセスは開示されていない。
目的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、比較的小さな面積を
有しており且つ減少した所定のチャンネル長さを有する
不揮発性メモリセルを製造するプロセス乃至は方法を提
供することである。本発明の別の目的とするところは、
ドレイン側においてのみ自己整合型エッチを行ない自己
整合型エッチの期間中にソース領域にピットが形成され
ることから保護する分割ゲートトランジスタを製造する
方法を提供することである。本発明の更に別の目的とす
ることは、浮遊ゲートとドレイン領域との間及び制御ゲ
ートとソース領域との間に一貫した所定のオーバーラッ
プを確保する不揮発性メモリセルを製造する方法を提供
することである。
構成 本発明によれば、制御ゲートと浮遊ゲートとを有する高
密度分割ゲート型不揮発性メモリセルを製造する方法が
提供され、その制御ゲートは浮遊ゲートの一部の上方に
形成され且つソース領域の一部とオーバーラップすべく
延在している。制御ゲートの一側部はドレイン領域の上
方でエッチされ、且つ他側部はソース領域の上方でエッ
チされる。分割ゲートがエッチング形成され、且つドレ
イン領域と相対的に自己整合される。分割ゲートのエッ
チングの間、ソース領域はエッチマスクによって保護さ
れている。次いで、ソース領域及びドレイン領域はイオ
ン注入される。メモリセルの実効チャンネル長さは固定
されており、従ってプログラミング効率は改善され且つ
読取り電流は一様に維持される。更に、メモリセルの面
積は、本装置の特定の形態によって実効的に最小とされ
ている。
実施例 第１図は、ドレイン上方に浮遊ゲート１２の端部を画定
し且つその上方の制御ゲート１６の端部と整合させるた
めの自己整合型エッチマスク２２を表わしている。
第２ａ図を参照すると、高密度分割ゲートＥＥＰＲＯＭ
メモリセル構成体は、ポリシリコン基板１０を有してお
り、その中に、例えばボロンの如きＰ型不純物が注入さ
れている。約１５０乃至２００Åの酸化物層１１を基板
１０の表面上に熱成長させる。該酸化物上方にポリシリ
コン層１２を約３０００Åの厚さに付着形成させ、且つ
パターン形成して第２ｂ図に示した如き浮遊ゲートを画
定する。次いで、該浮遊ゲートを取りまく薄い１５０乃
至２００Åの酸化物層１１を剥離させ、且つ第２ｃ図に
示した如く、浮遊ゲート１２上方に比較的厚いゲート酸
化物１４を熱成長させる。
第２ｄ図に示した如く、該ゲート酸化物１４の成長に続
いて、第二ポリシリコン層１６を約４０００Åの厚さへ
付着形成させる。所望のパターンを有するシリコン酸化
物又はホトレジストからなるマスク用物質１８を第二ポ
リシリコン層１６上方に付着形成する。第２ｅ図に示し
た如く、ポリシリコン層１６からゲート酸化物１４へ達
するまで制御ゲートをエッチングする。該制御ゲート
は、ドレイン領域上方の一方のエッチした側部を有して
おり、又他方のエッチした側部はソース領域上方に位置
している。第２ｆ図に示した如く、例えばホトレジスト
から形成することが可能な自己整合用エッチマスク２２
を制御ゲート１６の一部の上方に付着形成し、それは該
制御ゲート及び浮遊ゲートの自己整合用に使用されるエ
ッチング剤からソース領域を保護すべく機能する。本発
明によれば、自己整合型エッチステップを行なって、本
構成体を基板１０の表面における酸化物１１へ至るまで
エッチングし、その際のドレイン領域２０の一部の上方
において浮遊ゲート１２及び制御ゲート１６の自己整合
を与える。注意すべきことであるが、エッチマスク２２
は前述したエッチングの期間中後に確立されるべきソー
ス領域上方に延在しているので、ソース領域はシリコン
ピット形成（ｐｉｔｔｉｇ）から保護されている。ドレ
イン領域及びソース領域はチャンネル２８によって離隔
されている。第２ｆ図に示した如く、ドレイン領域２０
は、例えば砒素又は燐などのＮ型不純物によって注入さ
れる。
次いで、ホトレジストエッチマスク２２を剥離し、次い
で、例えば約１０００℃の温度において高温度ドライブ
インサイクルを行なう。次いで、第２ｇ図に示した如
く、ソース／ドレイン領域２４及びドレイン領域２０に
おいてＮ＋不純物の第二注入を行なう。最初のＮ型ドレ
イン注入ステップは、ソース領域よりも基板１０の表面
において一層深いドレインを与え、従ってドレイン側に
おける高い消去電圧を使用することを可能とし、向上し
た消去性を与えている。その結果得られる一層深いＮ＋
ドレイン拡散は、十分な浮遊ゲート−ドレインオーバー
ラップを与えることによって消去効率を向上させてい
る。本トランジスタ装置は、スタンダードなＣＭＯＳプ
ロセスを使用し且つパッシベーション層２６を与えると
共に、外部回路へ又はそれからの信号の導通を許容する
メタリゼーション及び電極を設けることによって完成さ
れる。
以上、高密度分割ゲート不揮発性メモリセル、及びソー
ス領域とドレイン領域の両方に対して制御ゲート及び浮
遊ゲートを完全に自己整合させるための従来のエッチン
グステップを使用するその様なメモリセルの製造方法に
ついて説明した。ソース領域及びドレイン領域における
不純物の注入は、浮遊ゲート及び制御ゲートの自己整合
エッチングの後の行なわれる。その結果、チャンネル長
さを制御することが可能であるので、メモリセルは一層
小型にすることが可能である。従って、不揮発性メモリ
セルを一層小さな寸法の面積で形成することが可能であ
り、且つプログラミング効率を向上させ、更に読取り電
流の一様性を制御することを容易とする特性が得られ
る。この不揮発性メモリセルのプログラミング即ち書込
みは、スタンダードなＥＰＲＯＭプログラミング手法が
使用され、且つデータの消去はファウラ−ノルトハイム
トンネル動作又はホトエミッションによって行なわれ
る。ドレイン側における分割ゲートの自己整合型エッチ
ングによって、ドレイン領域の自己整合した注入を実施
することが可能である。更に、制御ゲート１６に対する
ソース領域２４の自己整合は、第２ｇ図に示した如くに
行なわれる。本メモリセルトランジスタの実効チャンネ
ル長さは約１．０ミクロンである。このチャンネル長さ
は、自己整合した制御ゲートと相対的に精密に制御さ
れ、それは従来技術の方法よりも一層簡単であり且つ便
利である。
本発明方法においては、分割ゲート構成体を提供するた
めに比較的少ない数のマスクを必要とするのみであり、
浮遊ゲート及び制御ゲートはエッチングされ且つメモリ
セルの各トランジスタのドレイン側及びソース側におい
てそれぞれ自己整合される。
以上、本発明の具体的実施について詳細に説明したが、
本発明はこれら具体的にのみ限定されるべきものではな
く、本発明の技術的範囲を逸脱することなしに種々の変
形が可能であることはもちろんである。
【図面の簡単な説明】
第１図は本発明に従って製造された２個のセルメモリ装
置の一部を示した部分的破断概略平面図、第２ａ図乃至
第２ｇ図は、本発明の不揮発性メモリ装置を製造するプ
ロセス（方法）の各ステップにおける状態を示した各概
略断面図、である。 （符号の説明） １０…基板 １２…浮遊ゲート １４…ゲート酸化物 １６…制御ゲート １８…マスク物質 ２０…ドレイン領域 ２２…エッチマスク ２８…チャンネル

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】チャンネルによって離隔されているソース
    領域とドレイン領域とを持った高密度分割ゲートＥＥＰ
    ＲＯＭセルの製造方法において、半導体本体を用意し、
    前記本体内にＰ型不純物を注入し、前記本体上に薄い酸
    化物層を成長させ、第一ポリシリコン層を付着させると
    共に前記薄い酸化物層上に浮遊ゲートを画定し、前記浮
    遊ゲート上に第二ゲート酸化物層を成長させ、第二ポリ
    シリコン層を付着させ且つ前記第二ゲート酸化物層上に
    制御ゲートを画定し、前記第二ポリシリコン層をマスク
    すると共にエッチングし、前記第一ポリシリコン層をマ
    スクし且つエッチングして前記浮遊ゲートの一端を前記
    制御ゲートの前記一端と自己整合させ且つマスキングを
    与えて前記第一ポリシリコン層のエッチングの期間中前
    記制御ゲートの他端に隣接する前記本体の表面を保護
    し、前記浮遊ゲートに自己整合した前記ドレイン領域内
    に不純物を注入して導電性領域を形成し、前記制御ゲー
    トに自己整合した前記ソース領域内に不純物を注入す
    る、上記各ステップを有することを特徴とする方法。
  2. 【請求項２】特許請求の範囲第１項において、前記マス
    キングがシリコン酸化物又はホトレジストマスクによっ
    て行なわれることを特徴とする方法。
  3. 【請求項３】特許請求の範囲第１項又は第２項におい
    て、前記ソース領域内に不純物を注入するステップの前
    に前記ドレイン領域内に注入した不純物に対してドライ
    ブインサイクルを行なうステップを有することを特徴と
    する方法。
JP1014219A 1988-01-25 1989-01-25 高密度分割ゲート不揮発性メモリセルの製造方法 Expired - Lifetime JPH0642552B2 (ja)

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