JPH03123981A - 画像フィルタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はラスタスキャンされた２値画像の空間周波数に
ついてフィルタ動作をする画像フィルタ回路に関する。

〔従来の技術〕

従来、この種の画像処理は画像データをメモリ上に展開
しておき、ＣＰＵ等を使用してソフトウェアにより演算
をした後、再度メモリに書き込むことにより、空間周波
数に関するフィルタ動作を実現していた。

〔発明が解決しようとする課題〕

上述した従来の画像フィルタ回路は、ＣＰＵによるソフ
トウェア処理のため、処理速度が比較的遅＜、ＣＰＵシ
ステムに関するハードウェアの盆が多くなるという問題
点があった。

〔課題を解決するための手段〕

本発明の画像フィルタは、ラスタスキャンされた２値画
像データをラスタスキャンされた順番ニジリアルに入力
し、スキャン方向の空路周波数に関して画素データのフ
ィルタ動作をする画像フィルタ回路において、前記２値
画像データをシフトレジスタによりシフトレ、シフトす
る過程で、シフトデータのうちのある２つのデータに注
目して前記２つのデータの状態に応じ前記２つのデータ
に挟まれる画素に対し、論理的操作をすることによりフ
ィルタ動作をする機構を有して構成される。

〔実施例〕

次に本発明について、図面を参照して説明する。

第１図は本発明の一実施例の回路図である。この実施例
はレジスタ１にラッチされる整数ｎ以下のラン長の白ラ
ンを消去する回路である。入力端子１９よりシリアルに
入力された画像データは、フリップフロップ４〜７とＯ
Ｒゲート８〜１０を経て、出力端子２１より出力される
。この過程に於いて、次のように機能ブロックが動作し
、フィルタ動作をする。レジスタｌにラッチされたｎの
値によって、マスク生成回路３により、第２図のような
３ビツトのビットパターンが生成される。

このビットパターンとＯＲゲート８〜１０の出力３ビツ
トの間で、論理ゲート１１〜１５により、論理をとるこ
とにより、フリップフロップ４〜７により構成されるシ
フトレジスタ中にある、画像データの白ラン長が１のレ
ジスタにラッチされている整数ｎよりも小さいか、小さ
くないかの論理がＡＮＤゲート１５の出力側に出力され
る。

白ラン長がレジスタ１にラッチされる整数ｎよりも小さ
い場合、フィルタ処理がなされる。次に、このフィルタ
処理をする／しないの論理を図を用いて説明する。

第４図は、第１図のシフトレジスタで保持できる５画素
の画素データの配列の概念図である。１つの箱が、１画
素に対応し、左から入力端子１９の入力、フリップフロ
ップ４の出力、フリップフロップ５の出力、フリップフ
ロップ６の出力、フリップフロップ７の出力に対応する
。

第４図において、左から、第１，２・・・・・・５画素
と呼ぶことにする。

第５図は、第４図のフォーマットで、フィルタ処理をす
る場合のシフトレジスタ内の画素の状態の組み合わせを
示したものである。黒画素は黒、白画素は白の箱で示し
ている。第５図では、フィルタ処理をする画素データ配
列とそのときの整数ｎの値を示しているが、これらから
れかるように、第５画素が黒で、かつ、第４画素に連続
な白ランが、ｎ画素以下の時に、フィルタ処理をすると
いうようになっている。本実施例ではフィルタ処理をす
るか否かの論理決定は、第５画素とｎ画素だけはさんだ
第（４−ｎ）画素の２点を見て、その２点が黒画素であ
れば、それらにはさまれる画素はすべて黒画素に修正す
るという手法によっている。

次に、第４−ｎ画素と第５画素にはさまれる画素の黒画
素への修正手法について説明する。

レジスタ１にラッチされている整数ｎの値によってマス
ク生成回路２により、第３図のような３ビツトのビット
パターンが生成される。前記のような手法によりフィル
タ処理をするという論理が生成された場合、ＡＮＤゲー
ト１５より「１」が出力され、マスク生成回路２の出力
Ａ、Ｂ、Ｃの出力がＯＲゲート８〜１０の入力に到達す
る。

ＡＮＤゲート１５の出力が「１」の状態で、シフトレジ
スタに入力端子２０よりクロックが入力されると、ＯＲ
ゲート８〜１０の出力がフリップフロップ５〜７にラッ
チされる。マスク生成回路２で生成されるビットパター
ンは、第２〜４画素と論理和がとられており、シフトレ
ジスタがシフト動作をした際に、ＯＲゲート８〜１ｏの
出力が「１」になるようにマスク生成回路２で生成され
るビットパターンを決めてやることにより、シフト過程
の画素データの黒画素への修正がなされる。

第３図のビットパターンは、フィルタ処理をするという
論理が成り立った際に、フィルタ処理をする／しないを
決定するために注目する、前述の２点の第５画素と第（
４−ｎ）画素とにはさまれる画素がシフトレジスタのシ
フト動作時に黒画素に修正されるようにｎの値に応じて
決定されたものである。

このように、画素データがシフトレジスタによりシフト
されていく過程において、空間周波数の逆数のデイメン
ジョンに相当する整数ｎにより注目画素を決定し、注目
画素の状態により、フィルタ処理をするかどうかを決定
し、シフトデータパスの途中にＯＲゲートを挿入し、論
理和の形で適切なビットパターンをシフトデータに組み
合わせることにより、画素データの修正を行ない、これ
により白画素に対するフィルタ動作を実現することがで
きる。

〔発明の効果〕

以上説明したように本発明は、マスクスキャンされた画
像データをシフトレジスタに入力し、シフト過程のデー
タの特定の２点の状態に応じて２点にはさまれる画素に
論理的操作をするという手法で、画像フィルタ回路を構
成し、これによりハードウェアの量を少なくでき、かつ
、高速な処理が実現できるという効果がある。

説明図である。

１・・・・・・２ビツトレジスタ、２，３・・・・・・
３ビツトマスク生成回路、４〜７・・・・・・Ｄ型フリ
ップフロッフ、８〜１０・・・・・・ＯＲゲート、１１
〜１３・旧・・ＡＮＤゲート、　１４・・・・・・ＯＲ
ゲート、　１５〜１８ＡＮＤゲート、１９・・・・・・
画像データ入力端子、２ｏ・・・・・・シフトレジスタ
クロック入力端子、２１・・・・・・画像データ出力端
子。

Claims (1)

【特許請求の範囲】
1. ラスタスキャンされた２値画像データをラスタスキャン
   された順番にシリアルに入力し、スキャン方向の空間周
   波数に関して画素データのフィルタ動作をする画像フィ
   ルタ回路において、前記２値画像データをシフトレジス
   タによりシフトし、シフトする過程でシフトデータのう
   ちのある２つのデータに注目して前記２つのデータの状
   態に応じ前記２つのデータに挟まれる画素に対し、理論
   的操作をすることによりフィルタ動作をする機構を有し
   たことを特徴とする画像フィルタ回路。