JPH0548957B2 - - Google Patents

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JPH0548957B2
JPH0548957B2 JP61229154A JP22915486A JPH0548957B2 JP H0548957 B2 JPH0548957 B2 JP H0548957B2 JP 61229154 A JP61229154 A JP 61229154A JP 22915486 A JP22915486 A JP 22915486A JP H0548957 B2 JPH0548957 B2 JP H0548957B2
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Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、MOS構造とこのMOS構造のチヤ
ネル部より高い表面濃度の領域を必要とする複合
素子の製造方法に係わるもので、特にMOS内蔵
型サイリスタ、トライアツク、パワートランジス
タ等のパワー素子として使用される半導体装置の
製造方法に関する。
（従来の技術） 本出願人は、特願昭58−182728号でMOS構造
を複合したサイリスタおよびトライアツクに関す
る提案を行なつた。第３図はこの構造をサイリス
タに適用した場合の構成例を示している。なお、
ここではプレーナ型を想定している。第３図にお
いて、１１はサイリスタ、１２はこのサイリスタ
１１のゲートＧ、カソードＫ間を短絡するMOS
トランジスタで、上記サイリスタ１１はＮ型エミ
ツタ領域１３、Ｐ型ベース領域１４、Ｎ型ベース
領域１５、およびＰ型エミツタ領域１６とから構
成されている。一方、上記MOSトランジスタ１
２は、ソース領域（Ｎ型）１７、ドレイン領域
（Ｎ型）１８、ゲート絶縁膜１９、およびゲート
電極２０とから構成され、Ｐ型ウエル領域２１中
に形成される。なお、２２は上記MOSトランジ
スタ１２のゲート駆動用のＰ型ウエル領域、２３
ａ，２３ｂはガードリングである。
ところで、上記のような構成において必要な特
性を得るためには、サイリスタ１１のＰ型ベース
領域１４の表面不純物濃度として２×1017cm-3、
MOSトランジスタ１２が形成されるＰ型ウエル
領域２１の表面不純物濃度として５×1016cm-3が
必要となる。このため、２つの異なる表面不純物
濃度のＰ型領域１４，２１を形成する必要があ
り、各々の領域に別の工程で不純物の導入拡散を
行なわなければならない。このため、製造工程が
複雑化して製造コストの上昇を招くとともに、歩
留りも低下する欠点がある。
第４図ａ〜ｇは、上記Ｐ型領域１４，２１の形
成に着目したMOS内蔵型サイリスタの製造工程
の一部を示している。まず、ａ図に示すようにＮ
型ベース領域１５上に形成した比較的厚い酸化膜
２４におけるＰ型ベース領域１４の形成予定領域
をエツチングし、開孔２５を形成する。次に、ｂ
図に示す如く上記開孔２５内の露出されたＮ型ベ
ース領域１５上に、膜厚が1000Å程度のバツフア
ー酸化膜２６を形成した後、Ｐ型の不純物を所定
の濃度にイオン注入する。その後、熱処理を行な
つて上記Ｐ型不純物の拡散ならびに活性化を行な
つてＰ型ベース領域１４となるＰ型不純物層１
４′を形成する（ｃ図）。
次に、ｄ図に示すようにMOSトランジスタ１
２のＰ型ウエル領域２１の形成予定領域上の酸化
膜２４をエツチングして開孔２７を形成し、この
開孔２７内のＮ型ベース領域１５の露出面上にバ
ツフア酸化膜２８を形成する。このバツフア酸化
膜２８の形成の際、上記バツフア酸化膜２６が厚
く成長する。そして、上記バツフアー酸化膜２８
を介してＰ型の不純物を導入する。この時のドー
ズ量は、上記Ｐ型不純物層１４′の形成時よりも
低く設定する。次に熱処理を行なつて上記Ｐ型不
純物の拡散および活性化を行なうとｅ図に示すよ
うに上記Ｐ型不純物層１４′が深く拡散されてＰ
型ベース領域１４となるとともに、Ｐ型ウエル領
域２１が形成される。
次に、上記バツフアー酸化膜２８を除去した後
（除去せずに残存させてゲート酸化膜として用い
ても良い）、ゲート酸化膜１９を形成し、ゲート
電極２０を形成する（ｆ図）。その後、上記ゲー
ト電極２０をマスクとしてＮ型不純物のイオン注
入を行ない、拡散、活性化を行なつてソース、ド
レイン領域１７，１８を形成する（ｇ図）。
しかし、上記のような製造方法では、前述した
ように製造工程が複雑で長くかかる上、Ｐ型ベー
ス領域１４とＰ型ウエル領域２１の表面不純物濃
度、および拡散深さ等のコントロールがしにくい
欠点がある。
（発明が解決しようとする問題点） 上述したように、従来の半導体装置の製造方法
では、表面不純物濃度の低い領域と高い領域とを
別々に形成するため、製造工程が複雑化し表面不
純物濃度や拡散深さのコントロールが難しい欠点
があつた。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、表面不純物濃
度の低い領域と高い領域を各々所望の表面不純物
濃度および拡散深さで同時に形成でき製造工程の
簡単化が図れる半導体装置の製造方法を提供する
ことである。
〔発明の構成〕
（問題点を解決するための手段と作用） すなわち、この発明においては、上記の目的を
達成するために、第１導電型の半導体基体の表面
領域に第２導電型の第１の不純物領域、およびこ
の第１不純物領域と離隔し、互いに連接された第
２導電型の第２、第３の不純物領域を同時に形成
するようにしており、上記第２、第３の不純物領
域はゲート電極をマスクとして不純物を導入し、
これらの領域の連接部上にチヤネル領域を形成す
るようにしている。これによつて、上記第２、第
３の不純物領域を上記第１の不純物領域より表面
不純物濃度が低い不純物領域として利用してい
る。
（実施例） 以下、この発明の一実施例について図面を参照
して説明する。第１図はこの発明の一実施例に係
わる製造方法に従つて製造されたMOS内蔵型サ
イリスタの構造を示し、第２図は表面不純物濃度
の異なる２つのＰ型領域の形成に着目した上記
MOS内蔵型サイリスタの製造工程の一部を示し
ている。第１図において、前記第３図と同一構成
部には同じ符号を付している。第１図の構成は
MOSトランジスタ１２を形成するＰ型ウエル領
域のみが前記第３図と異なつており、２つのＰ型
不純物拡散領域２９ａ，２９ｂが横方向の拡散に
より互いに連接されてＰ型ウエル領域３０が形成
された構成となつている。
次に、第２図ａ〜ｆを参照しつつ上記表面不純
物濃度が異なるＰ型ベース領域１４とＰ型ウエル
領域３０の製造工程を説明する。まず、ａ図に示
すようにＮ型ベース領域１５上に比較的厚い酸化
膜３１を形成し、Ｐ型ベース領域１４およびＰ型
ウエル領域３０の形成予定領域をエツチングし、
開孔３２，３３を形成する。その後、ｂ図に示す
如く上記開孔３２，３３内の露出されたＮ型ベー
ス領域１５上に厚さが1000Å程度のゲート酸化膜
１９，１９を形成する。次にＰ型ウエル領域３０
の形成予定領域上の上記ゲート酸化膜１９上に、
長さ（はＰ型不純物領域の拡散後の横方向拡
散長の２倍以下）のゲート電極（ポリシリコンゲ
ート）２０を形成した後（ｅ図）、Ｐ型不純物を
イオン注入する（ｄ図）。この時の条件は、Qd＝
１×1014，Ｖ＝50KeVとした。次に熱処理を行な
い、上記イオン注入したＰ型不純物の拡散および
活性化を行なうとｅ図に示すようにＰ型不純物領
域１４，２９ａ，２９ｂが形成される。これら領
域２９ａ，２９ｂは横方向の拡散により互いに連
接され、この連接された部分の深さが他の部分よ
り浅いＰ型ウエル領域３０を形成する。ここで、
xj＝20μmまで拡散した時のサイリスタ１１にお
けるＰ型ベース領域１４の表面不純物濃度は２×
1017cm-3，MOSトランジスタ１２を形成するＰ
型ウエル領域３０の表面不純物濃度は最も低い所
（ゲート電極２０の中点）で６×1016cm-3となつ
た。次に、ｆ図に示すようにMOSトランジスタ
１２の形成領域に上記ゲート電極２０をマスクと
して選択的にＮ型の不純物をイオン注入し、拡散
ならびに活性化を行なつてソース、ドレイン領域
１７，１８を形成する。
上記のような工程で形成されたMOSトランジ
スタ１２の単体の特性は、チヤネル長および前記
長さによつてコントロールでき、前記MOS内
蔵型サイリスタの製造に適用した際に正常な動作
を行なうことを確認した。
このような製造方法によれば、表面不純物濃度
の異なる２つの拡散層を一回の不純物導入および
拡散工程で形成できるので、製造工程を簡単化で
き、低コスト化できる。また、不純物導入ならび
に拡散工程が一回で済むため、不純物濃度および
拡散深さのコントロールが容易となる。
なお、上記実施例ではＰ型不純物のイオン注入
の際にポリシリコンゲート２０をマスクにした
が、アルミゲートや厚い酸化膜をマスクにしても
良い。また、Ｎチヤネル型MOSトランジスタの
形成を例に取つて説明したが、Ｐチヤネル型
MOSトランジスタも同様にして形成可能である。
〔発明の効果〕
以上説明したようにこの発明によれば、表面不
純物濃度の低い領域と高い領域を各々所望の表面
不純物濃度および拡散深さで同時に形成でき製造
工程の簡単化が図れる半導体装置の製造方法が得
られる。
【図面の簡単な説明】
第１図はこの発明の一実施例に従つて製造され
た半導体装置の断面構成図、第２図は上記第１図
の半導体装置の製造方法について説明するための
図、第３図は従来の半導体装置の断面構成図、第
４図は上記第３図の半導体装置の製造方法につい
て説明するための図である。 １５……Ｎ型ベース領域（半導体基体）、１４
……Ｐ型ベース領域（第１の不純物領域）、２９
ａ，２９ｂ……Ｐ型不純物領域（第２、第３の不
純物領域）、１７，１８……ソース、ドレイン領
域（第４、第５の不純物領域）、１９……ゲート
絶縁膜、２０……ゲート電極。

Claims (1)

    【特許請求の範囲】
  1. １ 第１導電型の半導体基体上に厚い絶縁膜を形
    成する工程と、上記絶縁膜に互いに離隔した第
    １、第２の開孔を形成する工程と、これら開孔内
    の露出された半導体基体上にそれぞれゲート絶縁
    膜を形成する工程と、上記開孔の一方内のゲート
    絶縁膜上にゲート電極を形成する工程と、上記厚
    い酸化膜およびゲート電極をマスクとして上記第
    １、第２の開孔内に不純物を導入して他方の開孔
    内の半導体基体中に第２導電型の第１の不純物領
    域、一方の開孔内の半導体基体中に横方向の拡散
    により互いに連接され、この連接された部分の深
    さが浅く且つ前記第１の不純物領域より不純物濃
    度が低い第２導電型の第２、第３の不純物領域を
    形成する工程と、上記一方の開孔内に選択的に不
    純物を導入して上記連接された第２、第３の不純
    物領域内にソース、ドレイン領域としての第１導
    電型の第４、第５の不純物領域を形成する工程と
    を具備することを特徴とする半導体装置の製造方
    法。
JP61229154A 1986-09-27 1986-09-27 半導体装置の製造方法 Granted JPS6384067A (ja)

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