JPS6382180A - 映像信号変換装置 - Google Patents
映像信号変換装置Info
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- JPS6382180A JPS6382180A JP61227522A JP22752286A JPS6382180A JP S6382180 A JPS6382180 A JP S6382180A JP 61227522 A JP61227522 A JP 61227522A JP 22752286 A JP22752286 A JP 22752286A JP S6382180 A JPS6382180 A JP S6382180A
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- signal
- memory
- video signal
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- 230000015654 memory Effects 0.000 claims abstract description 48
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 230000003111 delayed effect Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
Landscapes
- Television Systems (AREA)
- Color Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は例えばパーソナルコンピュータ、オフィスコン
ピュータ等のコンピュータより出力される映像信号を、
ＮＴＳＣ，ＰＡＬ、ＳＥＣＡＭ等のテレビジョン放送の
フォーマットによる映像信号に変換する映像信号変換装
置に関する。
ピュータ等のコンピュータより出力される映像信号を、
ＮＴＳＣ，ＰＡＬ、ＳＥＣＡＭ等のテレビジョン放送の
フォーマットによる映像信号に変換する映像信号変換装
置に関する。
本発明においてはメモリに記憶された非インターレース
方式による映像信号がインターレース方式で読み出され
、１フィールド遅れた信号と遅れない信号とが加算され
る。
方式による映像信号がインターレース方式で読み出され
、１フィールド遅れた信号と遅れない信号とが加算され
る。
最近パーソナルコンピュータが普及し、家庭でも使用さ
れるようになってきた。パーソナルコンピユータは通常
種々の入力を行なうキーボードと、キーボードより入力
された指令、命令を演算、実行する本体と、入力あるい
は実行結果を表示するＣＲＴ等の表示装置とから構成さ
れ、必要に応じさらにプリンタが付加される。
れるようになってきた。パーソナルコンピユータは通常
種々の入力を行なうキーボードと、キーボードより入力
された指令、命令を演算、実行する本体と、入力あるい
は実行結果を表示するＣＲＴ等の表示装置とから構成さ
れ、必要に応じさらにプリンタが付加される。
ところで斯かるコンピュータがその表示装置に所定の表
示を行なわせるために出力する映像信号は非インターレ
ース方式のフォーマットになっており、またＮＴＳＣ，
ＰＡＬ、ＳＥＣＡＭ等のテレビジョン放送のフォーマッ
トに較べ走査線の数も多い。従ってこの映像信号をテレ
ビジョン受像機に表示させると、画像がチラック、所謂
フリッカ現象が起こり、見難いものとなる。
示を行なわせるために出力する映像信号は非インターレ
ース方式のフォーマットになっており、またＮＴＳＣ，
ＰＡＬ、ＳＥＣＡＭ等のテレビジョン放送のフォーマッ
トに較べ走査線の数も多い。従ってこの映像信号をテレ
ビジョン受像機に表示させると、画像がチラック、所謂
フリッカ現象が起こり、見難いものとなる。
本発明は映像信号変換装置において、非インターレース
方式による映像信号を記憶するメモリと、メモリに映像
信号を記憶させるときライトクロックとライトアドレス
を発生する第１の発生回路と、メモリに記憶された映像
信号を読み出すときり−ドクロックとリードアドレスを
発生する第２の発生回路と、メモリより読み出された第
１の信号と、メモリより読み出された、第１の信号に対
して１フィールド遅れた第２の信号を加算する加算回路
とを備えることを特徴とする。
方式による映像信号を記憶するメモリと、メモリに映像
信号を記憶させるときライトクロックとライトアドレス
を発生する第１の発生回路と、メモリに記憶された映像
信号を読み出すときり−ドクロックとリードアドレスを
発生する第２の発生回路と、メモリより読み出された第
１の信号と、メモリより読み出された、第１の信号に対
して１フィールド遅れた第２の信号を加算する加算回路
とを備えることを特徴とする。
非インターレースによる映像信号は一旦メモリに記憶さ
れる。メモリに記憶された映像信号がリードクロックと
リードアドレスによりインターレース方式で読み出され
る。このとき所定のアドレスから読み出された第１の信
号と、第１の信号に対して１フィールド遅れたアドレス
から読み出された第２の信号とが加算される。
れる。メモリに記憶された映像信号がリードクロックと
リードアドレスによりインターレース方式で読み出され
る。このとき所定のアドレスから読み出された第１の信
号と、第１の信号に対して１フィールド遅れたアドレス
から読み出された第２の信号とが加算される。
第１図は本発明の映像信号変換装置のブロック図である
。バッファアンプ１には図示せぬコンピュータより、Ｒ
（赤）、Ｇ（緑）、Ｂ（青）の各信号と、水平同期信号
（ＨＤ）及び垂直同期信号（ＶＤ）とよりなる非インタ
ーレース方式の映像信号が入力されている。バッファア
ンプ１より出力されたＨＤ−３〜 信号とＶＤ信号は発生回路４に入力される。発生回路４
はＶＤ信号とＨＤ信号に同期してライト（書き込み）ク
ロックとライト（書き込み）アドレスを発生する。メモ
リ２とメモリ３はこのライトクロックとライトアドレス
に対応してバッファアンプ１より出力されたＲ、Ｇ、Ｂ
信号を１フレ一ム分記憶する（メモリ２と３の記憶デー
タは同一となる）。入力される映像信号の１ライン（Ｈ
）の周期を約４０ＩＩ５、そのうち画面に現われる有効
長を約３０μｓ、分解能を約６００ドツトとすると、ラ
イトクロックの周波数は約２０ＭＨｚ（６００／（ａ
ｏ Ｘ １０−’））となる。入力される映像信号がア
ナログ信号である場合、バッファアンプ１とメモリ２，
３の間にＡ／Ｄコンバータが挿入される。
。バッファアンプ１には図示せぬコンピュータより、Ｒ
（赤）、Ｇ（緑）、Ｂ（青）の各信号と、水平同期信号
（ＨＤ）及び垂直同期信号（ＶＤ）とよりなる非インタ
ーレース方式の映像信号が入力されている。バッファア
ンプ１より出力されたＨＤ−３〜 信号とＶＤ信号は発生回路４に入力される。発生回路４
はＶＤ信号とＨＤ信号に同期してライト（書き込み）ク
ロックとライト（書き込み）アドレスを発生する。メモ
リ２とメモリ３はこのライトクロックとライトアドレス
に対応してバッファアンプ１より出力されたＲ、Ｇ、Ｂ
信号を１フレ一ム分記憶する（メモリ２と３の記憶デー
タは同一となる）。入力される映像信号の１ライン（Ｈ
）の周期を約４０ＩＩ５、そのうち画面に現われる有効
長を約３０μｓ、分解能を約６００ドツトとすると、ラ
イトクロックの周波数は約２０ＭＨｚ（６００／（ａ
ｏ Ｘ １０−’））となる。入力される映像信号がア
ナログ信号である場合、バッファアンプ１とメモリ２，
３の間にＡ／Ｄコンバータが挿入される。
一方スイッチ８のオン、オフに対応して発生回路７が内
部同期信号又は外部同期信号に同期し、ＮＴＳＣ，ＰＡ
、Ｌ、ＳＥＣＡＭ等のフォーマットに対応したＶＤ信号
とＨＤ信号とを発生し、発生回路５．６に出力している
。発生回路５と６は、メモリ２と３に記憶されている映
像信号をインク一レースするように、入力されるＶＤ信
号とＨＤ信号に同期してリード（読み出し）クロックと
リード（読み出し）アドレスとを発生する。例えばＮＴ
ＳＣ方式の場合、ＨＤ信号の周期が６３．５μｓ、その
有効長が５３μｓ、分解能が６００ドツトとなるから、
リードクロックの周波数は約１１．３２ＭＨｚ（＝６０
０／（５３Ｘ１０−’））となる。発生回路６が出力す
るリードアドレスは発生回路５が出力するリードアドレ
スより１フィールド遅れている。
部同期信号又は外部同期信号に同期し、ＮＴＳＣ，ＰＡ
、Ｌ、ＳＥＣＡＭ等のフォーマットに対応したＶＤ信号
とＨＤ信号とを発生し、発生回路５．６に出力している
。発生回路５と６は、メモリ２と３に記憶されている映
像信号をインク一レースするように、入力されるＶＤ信
号とＨＤ信号に同期してリード（読み出し）クロックと
リード（読み出し）アドレスとを発生する。例えばＮＴ
ＳＣ方式の場合、ＨＤ信号の周期が６３．５μｓ、その
有効長が５３μｓ、分解能が６００ドツトとなるから、
リードクロックの周波数は約１１．３２ＭＨｚ（＝６０
０／（５３Ｘ１０−’））となる。発生回路６が出力す
るリードアドレスは発生回路５が出力するリードアドレ
スより１フィールド遅れている。
すなわち第２図に示すように、メモリ２又は３に記憶さ
れている映像信号は、第１のフィールドではｎ、ｎ＋１
、ｎ＋２・・・の各ライン（図中実線で示すライン）の
順に読み出され、その次の第２のフィールドではｍ、ｍ
＋１．ｍ＋２・・・の各ライン（図中破線で示すライン
）の順に読み出さる（インターレースされる）。そして
メモリ２のｎラインが読み出されているとき、メモリ３
からはｍライン（ｎラインより１フイルード遅れたライ
ン）が読み出される。
れている映像信号は、第１のフィールドではｎ、ｎ＋１
、ｎ＋２・・・の各ライン（図中実線で示すライン）の
順に読み出され、その次の第２のフィールドではｍ、ｍ
＋１．ｍ＋２・・・の各ライン（図中破線で示すライン
）の順に読み出さる（インターレースされる）。そして
メモリ２のｎラインが読み出されているとき、メモリ３
からはｍライン（ｎラインより１フイルード遅れたライ
ン）が読み出される。
メモリ２が出力するＲ、Ｇ、Ｂ信号（便宜上これらをＲ
１、Ｇ１、Ｂ□とする）とメモリ３が出力するＲ、Ｇ、
Ｂ信号（便宜上これらをＲ２，Ｇ７、Ｂ２とする）は加
算回路１０に入力されて加算される。
１、Ｇ１、Ｂ□とする）とメモリ３が出力するＲ、Ｇ、
Ｂ信号（便宜上これらをＲ２，Ｇ７、Ｂ２とする）は加
算回路１０に入力されて加算される。
加算回路１０は、信号Ｒ１とＲ２をディジタル的に加算
して信号Ｒを出力する加算回路１１と、信号Ｇ１と６２
をディジタル的に加算して信号Ｇを出力する加算回路１
２と、信号Ｂ□とＢ２をディジタル的に加算して信号Ｂ
を出力する加算回路１３とを有している。加算回路１１
．１２．１３は例えばオア回路により構成される。
して信号Ｒを出力する加算回路１１と、信号Ｇ１と６２
をディジタル的に加算して信号Ｇを出力する加算回路１
２と、信号Ｂ□とＢ２をディジタル的に加算して信号Ｂ
を出力する加算回路１３とを有している。加算回路１１
．１２．１３は例えばオア回路により構成される。
信号Ｒ１（Ｇ工、Ｂ１）は信号Ｒ２（Ｇ２、Ｂ２）より
１フィールド進んだアドレス（ライン）の信号であり、
これらが加算されるので、例えば第２図に示すように、
メモリ２上のｎラインの信号Ｒ１（Ｇ□、Ｂ□）とメモ
リ３上のｍラインの信号Ｒ２（Ｇ ２、Ｂ２）とが加算
されて、新たなＮラインの信号Ｒが生成される。同様に
してその直後にはメモリ２上の（ｎ＋１）ラインとメモ
リ３上の（ｍ＋１）ラインとが加算されて（Ｎ＋１）ラ
インの信号が生成される。
１フィールド進んだアドレス（ライン）の信号であり、
これらが加算されるので、例えば第２図に示すように、
メモリ２上のｎラインの信号Ｒ１（Ｇ□、Ｂ□）とメモ
リ３上のｍラインの信号Ｒ２（Ｇ ２、Ｂ２）とが加算
されて、新たなＮラインの信号Ｒが生成される。同様に
してその直後にはメモリ２上の（ｎ＋１）ラインとメモ
リ３上の（ｍ＋１）ラインとが加算されて（Ｎ＋１）ラ
インの信号が生成される。
以下同様の動作が繰り返され、１フィールド後において
は、メモリ２上のｍラインとメモリ３上の（ｎ＋１）ラ
インが加算されて新たなＭラインが生成され、その直後
のラインはメモリ２上の（ｍ＋１）ラインとメモリ３上
の（ｎ ＋ ２）ラインとが加算されて生成される。
は、メモリ２上のｍラインとメモリ３上の（ｎ＋１）ラ
インが加算されて新たなＭラインが生成され、その直後
のラインはメモリ２上の（ｍ＋１）ラインとメモリ３上
の（ｎ ＋ ２）ラインとが加算されて生成される。
またディジタル的に加算するので、信号Ｒ□（Ｇｏ、Ｂ
１）（第３図（ａ））と信号Ｒ２（Ｇ ｚ、Ｂ２）（第
３図（ｂ））のうち少なくとも一方に輝度がある場合、
信号Ｒ（Ｇ、Ｂ）（第３図（Ｃ））の輝度レベルを１０
０％にする。
１）（第３図（ａ））と信号Ｒ２（Ｇ ｚ、Ｂ２）（第
３図（ｂ））のうち少なくとも一方に輝度がある場合、
信号Ｒ（Ｇ、Ｂ）（第３図（Ｃ））の輝度レベルを１０
０％にする。
その結果例えば第２図に示すように、１つのフィールド
の例えば（ｍ＋２）ラインにのみ輝度信号がある場合（
コンピュータが出力する映像信号は走査線の数が多いの
で、このような場合が起こり易く、これが２フィールド
毎（１／３０秒毎）に現われるとフリッカとなる）、そ
の出力には第１のフィールドの（Ｎ＋２）ラインと第２
のフィールドの（Ｎ＋２）ラインに１００％の輝度レベ
ルが各々現われる。従って１フィールド毎（１／６０秒
毎）に（Ｎ＋２）ラインと（Ｎ＋２）ラインに輝度信号
が現われるので、チラッキが防止される。
の例えば（ｍ＋２）ラインにのみ輝度信号がある場合（
コンピュータが出力する映像信号は走査線の数が多いの
で、このような場合が起こり易く、これが２フィールド
毎（１／３０秒毎）に現われるとフリッカとなる）、そ
の出力には第１のフィールドの（Ｎ＋２）ラインと第２
のフィールドの（Ｎ＋２）ラインに１００％の輝度レベ
ルが各々現われる。従って１フィールド毎（１／６０秒
毎）に（Ｎ＋２）ラインと（Ｎ＋２）ラインに輝度信号
が現われるので、チラッキが防止される。
また（ｎ ＋ １）ラインと（ｍ＋１）ラインにまたが
って輝度信号がある場合、その出力には第１のフィール
ドの（Ｎ＋１）ラインと、その上下の第２のフィールド
のＭラインと（Ｎ＋１）ラインに１００％の輝度レベル
が現われる。
って輝度信号がある場合、その出力には第１のフィール
ドの（Ｎ＋１）ラインと、その上下の第２のフィールド
のＭラインと（Ｎ＋１）ラインに１００％の輝度レベル
が現われる。
加算回路１ｏより出力されたＲ、Ｇ、Ｂ信号はエンコー
ダ９に入力される。エンコーダ９はこれらの信号をＮＴ
ＳＣ，ＰＡＬ、ＳＥＣＡＭ等の所定のフォーマットにな
るようにエンコードし、発生回路７が内部又は外部同期
信号に同期して出力する複合同期信号等を付加して映像
信号として出力する。またＲ、Ｇ、Ｂ信号は水平、垂直
同期信号とともに各々独立してバッファアンプ１４から
出力される。
ダ９に入力される。エンコーダ９はこれらの信号をＮＴ
ＳＣ，ＰＡＬ、ＳＥＣＡＭ等の所定のフォーマットにな
るようにエンコードし、発生回路７が内部又は外部同期
信号に同期して出力する複合同期信号等を付加して映像
信号として出力する。またＲ、Ｇ、Ｂ信号は水平、垂直
同期信号とともに各々独立してバッファアンプ１４から
出力される。
第４図は本発明の他の実施例を表わしている。
上記実施例においてはメモリ２と３に供給するライトア
ドレスを同一にし、リードアドレスを異ならせることに
より１フィールド遅れた信号を得るようにしている。こ
れに対しこの実施例においてはライトアドレスを異なら
せ、リードアドレスを同一にしている。すなわちバッフ
ァアンプ１から入力されるＨＤ信号とＶＤ信号に同期し
て、発生回路２１と２２がライトクロックとライトアド
レスを発生するが、前者と後者が発生するライトアドレ
スは１ライン分異なっている。
ドレスを同一にし、リードアドレスを異ならせることに
より１フィールド遅れた信号を得るようにしている。こ
れに対しこの実施例においてはライトアドレスを異なら
せ、リードアドレスを同一にしている。すなわちバッフ
ァアンプ１から入力されるＨＤ信号とＶＤ信号に同期し
て、発生回路２１と２２がライトクロックとライトアド
レスを発生するが、前者と後者が発生するライトアドレ
スは１ライン分異なっている。
例えばコンピュータよりラインＬ１、Ｂ２、Ｂ３・・・
Ｌｎ＋の信号（第５図（ａ））が順次入力されると、発
生回路２１が出力するライトクロックとライトアドレス
により、メモリ２にはラインＬ□、Ｂ２・・・ＬＬｌｌ
の各信号が各々アドレスＡ１、Ａ２・・・Ａｍに順次書
き込まれる（第５図（ｂ））。これに対して発生回路２
２が出力するライトクロックとライトアドレスにより、
メモリ３にはラインＬ□の信号がアドレスＡ２に、ライ
ンＬ２の信号がアドレスＡ３に書き込まれる。以下同様
にしてラインＬｍ−□の信号がアドレスＡｍに、最後の
ラインＬｍの信号がアドレスＡ□に、各々書き込まれる
（第５図（Ｃ））。
Ｌｎ＋の信号（第５図（ａ））が順次入力されると、発
生回路２１が出力するライトクロックとライトアドレス
により、メモリ２にはラインＬ□、Ｂ２・・・ＬＬｌｌ
の各信号が各々アドレスＡ１、Ａ２・・・Ａｍに順次書
き込まれる（第５図（ｂ））。これに対して発生回路２
２が出力するライトクロックとライトアドレスにより、
メモリ３にはラインＬ□の信号がアドレスＡ２に、ライ
ンＬ２の信号がアドレスＡ３に書き込まれる。以下同様
にしてラインＬｍ−□の信号がアドレスＡｍに、最後の
ラインＬｍの信号がアドレスＡ□に、各々書き込まれる
（第５図（Ｃ））。
−力発生回路７が出力するＨＤ信号とＶＤ信号に同期し
て発生回路２３がリードクロックとリードアドレスを発
生し、メモリ２と３に出力する。
て発生回路２３がリードクロックとリードアドレスを発
生し、メモリ２と３に出力する。
その結果メモリ２とメモリ３の同一のアドレスから信号
が読み出される。この場合もインターレースされるから
、例えば第１のフィールドにおいてアドレスＡ１、Ａ８
、Ａ、・・・から、第２のフィールドにおいてアドレス
Ａ２、Ａ４．Ａ、・・・から、各々信号が読み出される
。従って第１のフィールドにおいてメモリ２からライン
Ｌ□、Ａ３、Ａ５・・・が、メモリ３からラインＬｍ、
Ａ２、Ａ４・・・が、また第２のフィールドにおいて
メモリ２からラインＬ２、Ａ４． Ａ６・・・が、メモ
リ３からラインＬ工、Ａ３、Ａ５・・・が、各々順次読
み出されるので、１フィールド遅れたラインが同時に出
力される。
が読み出される。この場合もインターレースされるから
、例えば第１のフィールドにおいてアドレスＡ１、Ａ８
、Ａ、・・・から、第２のフィールドにおいてアドレス
Ａ２、Ａ４．Ａ、・・・から、各々信号が読み出される
。従って第１のフィールドにおいてメモリ２からライン
Ｌ□、Ａ３、Ａ５・・・が、メモリ３からラインＬｍ、
Ａ２、Ａ４・・・が、また第２のフィールドにおいて
メモリ２からラインＬ２、Ａ４． Ａ６・・・が、メモ
リ３からラインＬ工、Ａ３、Ａ５・・・が、各々順次読
み出されるので、１フィールド遅れたラインが同時に出
力される。
以上の如く本発明は映像信号変換装置において、非イン
ターレース方式による映像信号を記憶するメモリと、メ
モリに映像信号を記憶させるときライトアドレスを発生
する第１の発生回路と、メモリに記憶された映像信号を
読み出すときリードアドレスを発生する第２の発生回路
と、メモリより読み出された第１の信号と、メモリより
読み出された、第１の信号に対して］フィールド遅れた
第２の信号を加算する加算回路とを備えるようにしたの
で、フリッカを防止して見易い画像を得ることができる
。
ターレース方式による映像信号を記憶するメモリと、メ
モリに映像信号を記憶させるときライトアドレスを発生
する第１の発生回路と、メモリに記憶された映像信号を
読み出すときリードアドレスを発生する第２の発生回路
と、メモリより読み出された第１の信号と、メモリより
読み出された、第１の信号に対して］フィールド遅れた
第２の信号を加算する加算回路とを備えるようにしたの
で、フリッカを防止して見易い画像を得ることができる
。
第１図は本発明の映像信号変換装置のブロック図、第２
図はそのメモリの動作の説明図、第３図はその波形図、
第４図はその他の実施例のブロック図、第５図はそのメ
モリの動作の説明図である。 １・・・バッファアンプ ２．３・・・メモリ ４乃至７・・・発生回路 ８・・・スイッチ ９・・・エンコーダ １０乃至１３・・・加算回路 １４・・・バッファアンプ
図はそのメモリの動作の説明図、第３図はその波形図、
第４図はその他の実施例のブロック図、第５図はそのメ
モリの動作の説明図である。 １・・・バッファアンプ ２．３・・・メモリ ４乃至７・・・発生回路 ８・・・スイッチ ９・・・エンコーダ １０乃至１３・・・加算回路 １４・・・バッファアンプ
Claims (4)
- （１）非インターレース方式による映像信号を記憶する
メモリと、該メモリに該映像信号を記憶させるときライ
トアドレスを発生する第１の発生回路と、該メモリに記
憶された該映像信号を読み出すときリードアドレスを発
生する第２の発生回路と、該メモリより読み出された第
１の信号と、該メモリより読み出された、該第１の信号
に対して１フィールド遅れた第２の信号を加算する加算
回路とを備えることを特徴とする映像信号変換装置。 - （２）該第１の発生回路は対応する２つのライトアドレ
スを発生し、該第２の発生回路は異なる２つのリードア
ドレスを発生することを特徴とする特許請求の範囲第１
項記載の映像信号変換装置。 - （３）該第１の発生回路は異なる２つのライトアドレス
を発生し、該第２の発生回路は対応する２つのリードア
ドレスを発生することを特徴とする特許請求の範囲第１
項記載の映像信号変換装置。 - （４）該加算回路は該第１の信号と該第２の信号をディ
ジタル的に加算することを特徴とする特許請求の範囲第
１項、第２項又は第３項記載の映像信号変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227522A JPS6382180A (ja) | 1986-09-26 | 1986-09-26 | 映像信号変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227522A JPS6382180A (ja) | 1986-09-26 | 1986-09-26 | 映像信号変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6382180A true JPS6382180A (ja) | 1988-04-12 |
Family
ID=16862221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61227522A Pending JPS6382180A (ja) | 1986-09-26 | 1986-09-26 | 映像信号変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6382180A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01295587A (ja) * | 1988-05-23 | 1989-11-29 | Yamashita Denshi Sekkei:Kk | 映像信号変換装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57186868A (en) * | 1981-05-13 | 1982-11-17 | Nec Corp | Static picture read-out system |
-
1986
- 1986-09-26 JP JP61227522A patent/JPS6382180A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57186868A (en) * | 1981-05-13 | 1982-11-17 | Nec Corp | Static picture read-out system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01295587A (ja) * | 1988-05-23 | 1989-11-29 | Yamashita Denshi Sekkei:Kk | 映像信号変換装置 |
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