JP3563744B2 - テレビ受像機における映像信号の補償装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、テレビ受像機における映像信号の補償装置に関し、特に３：４の縦横比（スクリーンの縦横比）を有するテレビ映像信号を受信して、この映像信号をライン単位で線形補間することにより、縦横比の不一致による画面の歪曲を防止できる９：１６のスクリーン縦横比を有するテレビ受像機における映像信号の補償装置に関する。
【０００２】
【従来の技術】
現在、使用されるＮＴＳＣテレビ放送方式の映像信号は、３：４の縦横比を有し、投射（ｐｒｏｊｅｃｔｉｏｎ）テレビまたは近い未来に使用されるＨＤＴＶ方式の映像信号は９：１６の縦横比を有する。
【０００３】
投射型テレビ（以下、「ＴＶ」という）受像機やＨＤＴＶ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｔｅｌｅｖｉｓｏｎ）受像機のような９：１６のスクリーン縦横比を有するテレビ受像機の概略構成を図１に示した。図１によれば、従来のテレビ受像機はアンテナ（ＡＮＴ）を介して受信された高周波（ＲＦ）信号を中間周波数信号と変換して出力する中間周波数処理部（１）、中間周波数信号から映像信号を検波するための映像信号検波部（２）、検波された映像信号をディスプレイが可能に処理するための映像信号処理部（３）、処理された映像信号をディスプレイするためのＣＰＴ（Ｃｏｌｏｒ Ｐｉｃｔｕｒｅ Ｔｕｂｅ）（４）、ＣＰＴ（４）を介してディスプレイされる映像信号の垂直偏向および水平偏向を行うための垂直偏向部（５）および水平偏向部（６）、中間周波数信号から音声信号を検波して所定の増幅度で増幅させる音声信号部（７）、音声信号部（７）から出力された音声信号にしたがって音声を発生するスピーカー（８）、と構成される。
【０００４】
以下、図１の構成による従来の９：１６縦横比を有するテレビ受像機の動作を概略的に説明する。アンテナ（ＡＮＴ）を介して受信された高周波信号は、中間周波数処理部（１）を経て中間周波数信号と変換された後、映像信号検波部（２）および音声信号処理部（７）に入力される。
【０００５】
映像信号検波部（２）で検波された映像信号は、映像信号処理部（３）で輝度信号（Ｙ）と色信号（Ｃ）とに分離、色信号の復調、混合および増幅のような過程を経てディスプレイの可能な状態に変換された後ＣＰＴ（４）に提供される。
【０００６】
垂直偏向部（５）および水平偏向部（６）は、ＣＰＴ（４）に偏向電流を供給することにより、ＣＰＴ（４）上で映像信号が正常にディスプレイされるようにする。この時、ＣＰＴ（４）に必要とする高電圧は水平偏向部（６）を介して供給される。
【０００７】
そして音声信号部（７）は、中間周波数処理部（１）から出力された中間周波数信号より音声信号を検波し、これを所定の増幅度で増幅してスピーカー（８）に出力する。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記９：１６スクリーン縦横比を有するテレビ受像機によれば、次の問題点があった。ＮＴＳＣテレビ放送の映像信号のように、３：４のスクリーン縦横比を有する映像信号を受信して再生しようとする場合、そのスクリーン縦横比の差により、９：１６のスクリーン縦横比を有するＣＰＴ（４）上には映像が水平方向に拡張されてディスプレイされる。したがって、非正常の映像がディスプレイされるのみならず、画面の鮮明度も低下される。
【０００９】
本発明はこのような短所を解消するためのもので、９：１６のスクリーン縦横比を有するテレビ受像機のＣＰＴ（４）上に３：４のスクリーン縦横比を有する映像信号が歪曲なくディスプレイされるように、入力された３：４のスクリーン縦横比を有する映像信号をフィールド（ｆｉｅｌｄ）単位としてメモリさせ、メモリされた映像信号をライン単位で解読し、以前ラインと現在ラインとの間のデータ演算を介して、９：１６のスクリーン縦横比に適合するように、補間（ｉｎｔｅｒｐｏｌａｔｉｎｇ）させる映像信号の補償装置を提供することが目的である。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明によれば、フィールドごとに発生される第１スクリーン縦横比を有する映像信号の垂直同期信号に応じて、各フィールド区間において互いに異なるレベルを有する第１フィールド信号および第２フィールド信号を出力する。
【００１１】
アドレスカウンターは、垂直同期信号をリセット信号とし、サンプリングパルスをクロック信号とし、各フィールドごと第１スクリーン縦横比を有する映像信号の書込みに必要な書込みアドレスをフィールド単位で発生する。
【００１２】
Ａ／Ｄ変換部は、入力される第１スクリーン縦横比を有する映像信号をディジタルデータに変換させる。
【００１３】
読取り／書込み制御部は、第１フィールド信号、第２フィールド信号およびサンプリングパルスを利用してデータ読取り信号およびデータ書込み信号を発生する。
【００１４】
読取りアドレス発生部は、アドレスカウンタから出力される書込みアドレスを利用して、第２スクリーン縦横比を有するスクリーンに適合する現在ラインと１ライン後の読取りアドレスを各々発生する。
【００１５】
アドレススイッチング部は、第１フィールド信号および第２フィールド信号をスイッチング制御信号とし、フィールド単位の書込みアドレスと現在ライン単位の読取りアドレス及び１ライン後の読取りアドレスを選択的に通過させる。
【００１６】
フィールドメモリ部は、読取り／書込み制御部からの読取り信号および書込み信号と、アドレススイッチング部を介して入力される読取りアドレスおよび書込みアドレスとにより、Ａ／Ｄ変換部からの第１スクリーン縦横比を有する映像データをフィールド単位で書込み、これと同時に既に書込まれた第１スクリーン縦横比を有する映像データをライン単位で第２スクリーン縦横比に適合するように画素補間（ｐｉｘｅｌ−ｉｎｔｅｒｐｏｌａｔｉｏｎ）して読取る。
【００１７】
データスイッチング部は、第１フィールド信号および第２フィールド信号をスイッチング制御信号とし、フィールドメモリ部からライン単位で画素補間された映像データをライン単位として出力させるか、Ａ／Ｄ変換部から出力される映像データをフィールドメモリ部にフィールド単位として入力させる。
【００１８】
ライン補償演算部は、データスイッチング部から出力されるライン映像信号を加算演算処理して第２スクリーン縦横比に適合するように、ライン補間されたライン映像信号を出力する。
【００１９】
出力部は、ライン補償演算部で補間されたライン映像データを第２スクリーン縦横比に適合するように、順次出力し、Ｄ／Ａ変換部は出力部から出力されるライン映像データをアナログ信号と変換させる。
【００２０】
【実施例】
以下、図２ないし図１０を参照して本発明一実施例の映像信号補償装置およびそれによる映像信号の補償過程を説明すれば次の通りである。
【００２１】
まず、図２（ａ）、（ｂ）を参照して本発明による映像信号の補償原理を説明する。図２（ａ）は、３：４のスクリーン縦横比および９：１６のスクリーン縦横比を示したものである。ＮＴＳＣテレビ方式において、１フィールドは２６２．５個の走査線で構成されるので、３：４のスクリーン縦横比（以下「３：４」と略称する）を有する映像信号を９：１６のスクリーン縦横比（以下、「９：１６」と略称する）を有するテレビ受像機ＣＰＴ上でディスプレイさせるためには、２６２．５×３／４個の走査線が２６２．５個の走査線に変換されなければならない。
【００２２】
通常、テレビの１スクリーンに該当する映像信号を１フレームといい、１フレームは２つのフィールドからなり、５２５個のライン（ＮＴＳＣ方式）からなる。すなわち、３：４画面の走査線３個が、９：１６画面の走査線４個になるように変換させなければならない（３ ｔｏ ４ライン変換）。
【００２３】
結局、３：４スクリーン縦横比を有する映像信号が９：１６のスクリーン縦横比を有するＣＰＴ上で画像歪曲なくディスプレイされることができる。
【００２４】
これを原理的に表現すれば、図２（ｂ）のように、３：４のスクリーンで、ｎ−３、ｎ−２、ｎ−１、ｎラインを９：１６のスクリーンでそれぞれｎ−３、［（ｎ−３）＋３（ｎ−２）］／４、［（ｎ−２）＋（ｎ−１）］／２、［３（ｎ−１）＋ｎ］／４、ｎラインになるように演算処理すればよいものである。
【００２５】
このようなライン補間（ｌｉｎｅ−ｉｎｔｅｒｐｏｌａｔｉｎｇ）は、３：４の映像信号を９：１６のスクリーンの垂直方向に適合に変換させるためのものであり、水平方向に適合に変換させるためには、メモリに貯蔵されたフィールド単位の３：４の映像信号を書込みとは異なるサンプリングレートで読取ればよいものであり、この過程を画素補間という。
【００２６】
このようなライン補間および画素補間により、３：４のスクリーン縦横比を映像信号の補償を９：１６のスクリーン縦横比を有するテレビ受像機に適合するように行う本発明の構成は、図３に示ように、３：４の映像信号から検出された垂直同期信号（Ｖｓｙｎｃ）を受けて各フィールドごとに互い異なるレベルを有する第１フィールド信号（Ｓ）と第２フィールド信号（／Ｓ）とを発生させるフィールド信号出力部（９）と、垂直同期信号（Ｖｓｙｎｃ）およびサンプリングパルス（ｆｓ）を用いて映像データの書込みおよび読取りに必要とするフィールドメモリ部の書込みアドレス（ＡＤＷ０−ＡＤＷ２３）を求め出力するアドレスカウンタ（１０）と、入力される３：４の映像信号をディジタル映像データと変換するＡ／Ｄ（ａｎａｌｏｇ−ｄｉｇｉｔａｌ） 変換部（１１）と、第１フィールド信号（Ｓ）と第２フィールド信号（／Ｓ）およびサンプリングパルス（ｆｓ）を利用してフィールドメモリのデータの読取り信号（／ＲＤ）および書込み信号（／ＷＲ）を発生させ、データの書込みまたは読取りを制御する読取り／書込み制御部（１２）と、前記アドレスカウンタ（１０）から出力されるメモリ書込みアドレスに応じて９：１６の画面に対応されるようにフィールドメモリに貯蔵された３：４映像信号の読取りのために現在ラインと、１ライン後のメモリ読取りアドレス（ＡＤＲＡ０−ＡＤＲＡ２３）（ＡＤＲＢ０−ＡＤＲＢ２３）を各々出力するメモリ読取りアドレス発生器（１３）（１４）と、第１フィールド信号（Ｓ）および第２フィールド信号（／Ｓ）に応じて映像データを書込みまたは読取るために、アドレスカウンタ（１０）およびメモリ読取りアドレス発生器（１３）（１４）から出力されるメモリ読取りアドレスと書込みアドレスを選択的にフィールドメモリ部に供給するメモリアドレススイッチング部（１５）（１６）と、メモリアドレススイッチング部（１５）（１６）を経由して入力されたメモリ読取りアドレスまたはメモリ書込みアドレスにより、Ａ／Ｄ変換部（１１）から出力された３：４の映像データを書込み／読取りするフィールドメモリ（１７）（１８）（１９）（２０）と、第１フィールド信号（Ｓ）および第２フィールド信号（／Ｓ）に応じてフィールドメモリ（１７）（１８）（１９）（２０）に貯蔵された映像データを選択的に出力させるデータスイッチング手段（２１）と、データスイッチング手段（２１）により選択的に出力される映像データをライン単位で加算処理することにより、３：４のスクリーン縦横比を有するライン映像信号を９：１６の縦横比を有するスクリーンに適合するようにライン映像信号を補間させるライン補償演算部（２２）と、ライン補償演算部（２２）から出力される９：１６のスクリーンに適合するように変換されたライン映像信号を設定された順序ごとに出力する補償映像信号の出力バッファ（２３）（２４）（２５）（２６）と、バッファ（２３）（２４）（２５）（２６）から出力されたライン映像データをアナログ映像信号に変換するＤ／Ａ（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ）変換部（２７）と、サンプリングパルス（ｆｓ）を受けてバッファ（２３）（２４）（２５）（２６）から出力されるデータの出力タイミングを制御するためのタイミング信号を提供するカウンタ（２８）、およびカウンタ（２８）の出力信号をデコードしてデコードされた信号をバッファ（２３）（２４）（２５）（２６）の出力イネーブル信号（Ｙ０）（Ｙ１）（Ｙ２）（Ｙ３）として提供する出力バッファ制御部（２９）と、から構成されたものである。
【００２７】
図３に示すように、読取りアドレス発生器（１３）（１４）を総称して読取りアドレス発生部といい、アドレススイッチング部（１５）（１６）を総称してアドレススイッチング部といい、フィールドメモリ（１７）（１８）（１９）（２０）を総称してフィールドメモリ部といい、かつ出力バッファ（２３）（２４）（２５）（２６）、カウンタ（２８）および出力バッファ制御部（２９）を総称して出力部という。
【００２８】
図３中、符号２２Ａ、２２Ｂ、２２Ｃは加算器である。
【００２９】
以下、図３のような構成のテレビ受像機における映像信号の補償装置の動作を図３ないし図６を参照して説明する。図３のフィールド信号出力部（９）に垂直同期信号（Ｖｓｙｎｃ）（図４（ａ）参照）が入力されると、フィールド信号出力部（９）は入力された垂直同期信号（Ｖｓｙｎｃ）に対応して垂直同期信号（Ｖｓｙｎｃ）の立ち下がりで、互いに反対レベルを有する第１フィールド信号（Ｓ）および第２フィールド信号（／Ｓ）（図４（ｂ）参照）を発生し、これらを読取り／書込み制御部（１２）、アドレススイッチング部（１５）（１６）およびデータスイッチング手段（２１）に供給する。
【００３０】
一方、図４（ｄ）および（ｅ）のようなサンプリングパルス（ｆｓ）がＡ／Ｄ変換部（１１）に入力されると、Ａ／Ｄ変換部（１１）は入力される３：４のアナログ映像信号をディジタル映像データに変換させ、ディジタル形態に変換された３：４の映像データ（Ｄ０ないしＤ７）（図４（ｆ）参照）は、データスイッチング部（２１）の動作にしたがってフィールドメモリ（１７）（１８）またはフィールドメモリ（１９）（２０）のデータポート（ＤＰ０ないしＤＰ７）に選択的に供給される。
【００３１】
またサンプリングパルス（ｆｓ）は、アドレスカウンタ（１０）にクロック信号として供給され、アドレスカウンタ（１０）でカウントされ、カウントされた結果はメモリ書込みアドレス（ＡＤＷ０ないしＡＤＷ２３）に出力されてアドレススイッチング部（１５）（１６）の動作にしたがってフィールドメモリ（１７）（１８）または（１９）（２０）のアドレスポート（ＡＤ０ないしＡＤ２３）に選択的に供給される。
【００３２】
またアドレスカウンタ（１０）の出力は、アドレススイッチング部（１５）（１６）と共にメモリ読取アドレス発生部（１３）（１４）に供給され、メモリ読取りアドレス発生部（１３）は、９：１６のスクリーンに該当する領域指定のための第１オフセットアドレス（ＳＤＡ０ないしＳＤＡ２３）と入力メモリ書込みアドレス（ＡＤＷ０ないしＡＤＷ２３）を加算して、その結果をアドレススイッチング部（１５）（１６）を介してフィールドメモリ（１７）（１９）のアドレスポート（ＡＤ０ないしＡＤ２３）に第１メモリ読取りアドレス（ＡＤＲＡ０ないしＡＤＲＡ２３）として供給し、そして、メモリ読取りアドレス発生部（１４）は、１ライン後の９：１６の画面に該当する領域指定のための第２オフセットアドレス（ＳＤＢ０ないしＳＤＢ２３）と前記第１メモリ読取りアドレス（ＡＤＲＡ０ないしＡＤＲＡ２３）を加算して、その結果をアドレススイッチング部（１５）（１６）を介してフィールドメモリ（１８）（２０）のアドレスポート（ＡＤ０ないしＡＤ２３）に第２メモリ読取りアドレス（ＡＤＲＢ０ないしＡＤＲＢ２３）として供給する。
【００３３】
このようなアドレスの出力タイミングは図４（ｇ）に示した通りである。
【００３４】
第１フィールド信号（Ｓ）および第２フィールド信号（／Ｓ）を受けた読取り／書込み制御部（１２）においては、これらのロー（ｌｏｗ）の期間（ＴＳＬ）およびハイ（ｈｉｇｈ）の期間（ＴＳＨ）に対応して図５（ａ）、（ｂ）および（ｊ）（ｋ）のようなタイミングでメモリのデータ読取り信号（／ＲＤ）およびメモリのデータ書込み信号（／ＷＲ）を発生し、これらをフィールドメモリ（１７）（１８）（１９）（２０）に提供する。
【００３５】
したがって、第１フィールド信号（Ｓ）がローである期間（Ｓ＝“０”；ＴＳＬ）（図６（ａ）参照）には、アドレススイッチング部（１５）（１６）がＳ＝０端に転換（スイッチング）されることにより、フィールドメモリ（１７）（１８）にメモリ書込みアドレス（ＡＤＷ０ないしＡＤＷ２３）が供給され（図６（ｃ）、（ｅ）参照）、またデータスイッチング部（２１）もＳ＝０端に転換されることにより、Ａ／Ｄ変換部（１１）の映像データ（Ｄ０ないしＤ７）がフィールドメモリ（１７）（１８）のデータポート（ＤＰ０ないしＤＰ７）に供給されるので（図６（ｄ）、（ｆ）参照）、図６（ｂ）のような書込み信号（／ＷＲ）による３：４のスクリーン縦横比を有する映像データがフィールドメモリ（１７）（１８）に書込まれる。
【００３６】
また、アドレススイッチング部（１５）（１６）がＳ＝０端に転換されることにより、第１メモリ読取りアドレス（ＡＤＲＡ０ないしＡＤＲＡ２３）、第２メモリ読取りアドレス（ＡＤＲＢ０ないしＡＤＲＢ２３）が各々図６（ｇ）、（ｉ）のようにフィールドメモリ（１９）（２０）に供給され、データスイッチング部（２１）がＳ＝０端に転換されることにより、フィールドメモリ（１９）（２０）のデータポート（ＤＰ０ないしＤＰ７）を介して図６（ｈ）、（ｊ）のように３：４のスクリーン縦横比を有する映像データが各々出力される。すなわち、第１フィールド信号（Ｓ）がローである期間（１フィールド）には、図６（ｂ）のような書込み信号（／ＷＲ）がフィールドメモリ（１７）（１８）の書込み制御端（Ｗ）及びフィールドメモリ（１９）（２０）の読取り制御端（Ｒ）に供給されるので、映像データの書込み（メモリ（１７）（１８）に）および読取り（メモリ（１９）（２０）から）が行うことになる。
【００３７】
一方、第２フィールド信号（／Ｓ）がローである期間（ＴＳＨ）には、図６（ａ）のように読取り／書込み制御部（１２）から出力されたデータ読取り信号（／ＲＤ）がフィールドメモリ（１７）（１８）の読取り制御端（Ｒ）及びフィールドメモリ（１９）（２０）の書込み制御部（Ｗ）に供給され、そして、アドレススイッチング部（１５）（１６）およびデータスイッチング部（２１）が／Ｓ＝０端に転換されるので、書込みアドレス（ＡＤＷ０ないしＡＤＷ２３）はフィールドメモリ（１９）（２０）に、読取りアドレス（ＡＤＲＡ０ないしＡＤＲＡ２３）、（ＡＤＲＢ０ないしＡＤＲＢ２３）は、各々フィールドメモリ（１７）（１８）に供給され、フィールドメモリ（１９）（２０）は映像データ（Ｄ０ないしＤ７）を記録することとなり、フィールドメモリ（１７）（１８）では映像データ（ＤＡ０ないしＤＡ７）、（ＤＢ０ないしＤＢ７）を出力することとなる。この時、読取りアドレスは、３：４のスクリーン縦横比を有する映像信号がライン単位で読取られ、読取られた信号が、９：１６のスクリーン縦横比を有する映像信号として画素補間されて出力されるように、書込みアドレスより多いアドレスを有する。
【００３８】
このように、フィールドメモリ（１７）（１８）またはフィールドメモリ（１９）（２０）から出力された映像データ（ＤＡ０ないしＤＡ７）、（ＤＢ０ないしＤＢ７）はライン補償演算部（２２）に入力される。
【００３９】
したがって、ライン補償演算部（２２）の第１加算器（２２Ａ）では、入力端子（Ａ１）（Ｂ１）についての出力端（Ｃ１）の加算［（Ａ１＋Ｂ１）／２＝Ｃ１］を行い、その結果、［（Ａ１＋Ｂ１）／２］を補償映像信号の出力バッファ（２５）と第２加算器（２２Ｂ）の入力端（Ａ２）および第３加算器（２３Ｃ）の入力端（Ａ３）に供給する。
【００４０】
また第２加算器（２２Ｂ）もＣ２＝（Ａ２＋Ｂ２）／２のように、同様の加算を行って出力端（Ｃ２）を介して最終演算結果としてＣ２＝（Ａ１＋３Ｂ１）／４を補償映像信号の出力バッファ（２４）に供給する。
【００４１】
第３加算器（２２Ｃ）も、またＣ３＝（Ａ３＋Ｂ３）／２の加算を行って出力端（Ｃ３）を介して最終演算結果としてＣ３＝（３Ａ１＋Ｂ１）／４を補償映像信号の出力バッファ（２６）に供給する。
【００４２】
また、フィールドメモリ（１７）（１９）から第１加算器（２２Ａ）の入力端（Ａ１）に供給される映像データ（ＤＡ０ないしＤＡ７）は補償映像信号の出力バッファ（２３）にも直接入力される。
【００４３】
したがって補償映像信号の出力バッファ（２３）（２４）（２５）（２６）から出力される映像データは９：１６のスクリーンに適合するようにＡ、（Ａ１＋３Ｂ１）／４、（Ａ１＋Ｂ１）／２、（３Ａ１＋Ｂ１）／４でライン補間された状態になる。
【００４４】
このような出力された映像データは、Ｄ／Ａ変換部（２７）を介してアナログ信号と変換され９：１６のスクリーンに適合なライン映像信号として出力される。この場合、補償映像信号の出力バッファ（２３）（２４）（２５）（２６）の制御は出力バッファ制御部（２９）により行われる。
【００４５】
すなわち、カウンタ（２８）は図５（Ｃ）のように、入力されたサンプリングパルス（ｆｓ）をカウントしてその出力端（Ｑ０）（Ｑ１）で図５（ｄ）、（ｅ）のようなカウントパルスを出力し、このパルス信号は出力バッファ制御部（２９）で図５（ｆ）〜（ｉ）のように、デコードされ、出力端（Ｙ0）（Ｙ1）（Ｙ2）（Ｙ3）を介してバッファ出力イネーブル信号（／Ｙ0）（／Ｙ1）（／Ｙ2）（／Ｙ3）として出力され、各々出力バッファ（２３）（２４）（２５）（２６）の端子（１０Ｅ）に印加される。
【００４６】
したがって、出力バッファ（２３）（２４）（２５）（２６）は、その出力イネーブル信号に応じて設定された順序にライン補間された映像信号を出力する。
【００４７】
図７は図３におけるフィールド信号出力部（９）、アドレスカウンタ（１０）およびＡ／Ｄ変換部（１１）の詳細回路図を示すものである。図７において、フィールド信号出力部（９）はＪＫフリップフロップと構成され、ＪＫフリップフロップはクロック入力端（Ｔ）に供給される垂直同期信号（Ｖｓｙｎｃ）に従ってその非反転および反転出力端（Ｑ、／Ｑ）において第１フィールド信号（Ｓ）および第２フィールド信号（／Ｓ）を出力する。図７において、アドレスカウンタ（１０）は３階段の８ビット出力用２進カウンタ（１０Ａ）（１０Ｂ）（１０Ｃ）と構成され、垂直同期信号（Ｖｓｙｎｃ）は各カウンタ（１０Ａ）（１０Ｂ）（１０Ｃ）のリセット信号（Ｒｅｓｅｔ）として供給される。
【００４８】
したがって、カウンタ（１０Ａ）（１０Ｂ）（１０Ｃ）はフィールド毎にリセットされた後、カウント動作が行われ、サンプリングパルス（ｆｓ）をクロック（ＣＬＫ）信号として用いて総２４ビットのアドレス信号（ＡＤＷ０−ＡＤＷ２３）を作って出力する。
【００４９】
Ａ／Ｄ変換部（１１）はサンプリングパルス（ｆｓ）により入力されるアナログ映像信号を８ビットのディジタル映像データ（Ｄ０−Ｄ７）に変換させ、出力端子（Ｑ０−Ｑ７）を介して出力する。
【００５０】
図８は読取りアドレス発生部（１３）（１４）の詳細回路図であり、第１オフセットアドレス（ＳＤＡ０ないしＳＤＡ２３）およびメモリ書込みアドレス（ＡＤＷ０ないしＡＤＷ２３）を４ビット単位で各々加算して第１読取りアドレス（ＡＤＲＡ０ないしＡＤＲＡ２３）を出力する加算器（１３Ａないし１３Ｆ）と、第２オフセットアドレス（ＳＤＢ０ないしＳＤＢ２３）および前記加算器（１３Ａないし１３Ｆ）の出力アドレス（ＡＤＲＡ０ないしＡＤＲＡ２３）を４ビット単位各々加算して第２読取りアドレス（ＡＤＲＢ０ないしＡＤＲＢ２３）とを出力する加算器（１４Ａないし１４Ｆ）と構成したものである。
【００５１】
各々の加算器（１３Ａないし１３Ｆ）、（１４Ａないし１４Ｆ）は、下位ビット側の加算器から出力されたけた上げ（ｃａｒｒｙ）出力（Ｃｏｕｔ）を上位ビット側の加算器のけた上げ入力（Ｃｉｎ）として供給して４×６＝２４ビットの第１読取りアドレス（ＡＤＲＡ０ないしＡＤＲＡ２３）および第２読取りアドレス（ＡＤＲＢ０なしいＡＤＲＢ２３）を出力することとなる。
【００５２】
図９はフィールドメモリ（１７）（１８）（１９）（２０）の周辺回路図であり、アドレススイッチング部（１５）（１６）は、各々第１フィールド信号（Ｓ）および第２フィールド信号（／Ｓ）を出力イネーブル信号として出力イネーブル端子（１０Ｅ）を介して入力するトライ状態（ｔｒｉ−ｓｔａｔｅ）バッファ（１５Ａないし１５Ｄ）（１６Ａないし１６Ｄ）と構成される。
【００５３】
したがって、第１フィールド信号（Ｓ）がローになると、トライ状態バッファ（１５Ｂ）（１５Ｃ）がイネーブル（オン）にされ、入力端（Ａ０ないしＡ２３）に供給された書込みアドレス（ＡＤＷ０ないしＡＤＷ２３）を出力端（Ｂ０ないしＢ２３）を介してフィールドメモリ（１７）（１８）のアドレスポート（ＡＤ０ないしＡＤ２３）に供給し、トライ状態バッファ（１６Ａ）（１６Ｄ）がイネーブルになって第２読取りアドレス（ＡＤＲＢ０ないしＡＤＲＢ２３）はフィールドメモリ（２０）のアドレスポート（ＡＤ０ないしＡＤ２３）に供給され、また、第１読取りアドレス（ＡＤＲＡ０ないしＡＤＲＡ２３）はフィールドメモリ（１９）のアドレスポート（ＡＤ０ないしＡＤ２３）に供給される。
【００５４】
第２フィールド信号（／Ｓ）がローになると、トライ状態バッファ（１５Ａ）（１５Ｄ）がイネーブルにされ、フィールドメモリ（１７）に第１読取りアドレス（ＡＤＲＡ０ないしＡＤＲＡ２３）を供給し、フィールドメモリ（１８）に第２読取りアドレス（ＡＤＲＢ０ないしＡＤＲＢ２３）を供給し、かつトライ状態バッファ（１６Ｂ）（１６Ｃ）がイネーブルになってフィールドメモリ（１９）（２０）に各々書込みアドレス（ＡＤＷ０ないしＡＤＷ２３）を供給する。
【００５５】
一方、データスイッチング部（２１）は、互いに反対のレベルを有する第１フィールド信号（Ｓ）および第２フィールド信号（／Ｓ）により、出力イネーブルの制御を受けるトライ状態バッファ（２１Ａ）〜（２１Ｈ）と構成される。
【００５６】
したがって、第１フィールド信号（Ｓ）がローであれば、トライ状態バッファ（２１Ａ）（２１Ｄ）（２１Ｅ）（２１Ｈ）がイネーブルになり、映像データ（Ｄ０ないしＤ７）がフィールドメモリ（１７）に供給され、フィールドメモリ（１９）から映像データ（ＤＡ０ないしＤＡ７）が出力され、映像データ（Ｄ０ないしＤ７）はフィールドメモリ（１８）に供給され、フィールドメモリ（２０）から映像データ（ＤＢ０ないしＤＢ７）が出力される。
【００５７】
第２フィールド信号（／Ｓ）がローになると、トライ状態バッファ（２１Ｂ）（２１Ｃ）（２１Ｆ）（２１Ｇ）がイネーブルになり、フィールドメモリ（１７）から映像データ（ＤＡ０ないしＤＡ７）が出力され、映像データ（Ｄ０ないしＤ７）はフィールドメモリ（１９）に供給され、フィールドメモリ（１８）から映像データ（ＤＢ０ないしＤＢ７）が出力され、映像データ（Ｄ０ないしＤ７）はフィールドメモリ（２０）に供給される。
【００５８】
フィールドメモリの読取り／書込み制御部（１２）は、サンプリングパルス（ｆｓ）を共通入力とし、第１フィールド信号（Ｓ）および第２フィールド信号（／Ｓ）が各々入力される第１ＯＲゲート（１２Ａ）および第２ＯＲゲート（１２Ｂ）で構成されて図５（ａ）、（ｂ）、（ｃ）、（ｊ）、（ｋ）のタイミング図のようにメモリ読取り信号（／ＲＤ）および書込み信号（／ＷＲ）を出力することとなる。
【００５９】
したがって、９：１６のスクリーン縦横比を有するテレビ受信機に入力された３：４のスクリーン縦横比を有する映像信号は、フィールド単位としてメモリに書込まれ、書込みの時とは異なるアドレスによりライン単位で読取られて各ラインの画素補間が行なわれ、補償演算部（２２）によりライン補間が行われるので、９：１６のスクリーン縦横比を有する映像信号と変換できる。
【００６０】
【発明の効果】
以上説明したように、本発明によるテレビ受像機における映像信号の補償装置は、９：１６のテレビ受像機に３：４の映像信号を補償処理してスクリーンの歪曲なく、映像を視聴することができるので、機器の品質向上および画質向上を得ることができる。
【図面の簡単な説明】
【図１】９：１６のスクリーン縦横比を有する従来のテレビ受像機の概略構成ブロック図である。
【図２】（ａ）は３：４のスクリーン縦横比及び９：１６のスクリーン縦横比を示す説明図であり、（ｂ）は本発明一実施例によるライン補間原理を示す説明図である。
【図３】本発明一実施例の映像信号補償装置を示すブロック構成図である。
【図４】（ａ）乃至（ｇ）は本発明一実施例の映像信号補償装置におけるフィールド信号出力部によるアドレスカウンタ及びＡ／Ｄ変換部の動作を示すタイミング図である。
【図５】（ａ）乃至（ｋ）は本発明一実施例の映像信号補償装置における、フィールド信号及びサンプリング信号による出力部および読取り／書込み制御部の動作を示すタイミング図である。
【図６】（ａ）乃至（ｊ）は本発明一実施例の映像信号補償装置における、読取り／書込み制御部からの読取り信号および書込み信号によるフィールドメモリ部のデータの書込みおよび読取り動作を示すタイミング図である。
【図７】図３における、フィールド信号出力部、アドレスカウンタおよびＡ／Ｄ変換部の詳細回路図である。
【図８】図３における、メモリ読取りアドレス発生部の詳細回路図である。
【図９】図３における、フィールドメモリ部、データスイッチング部およびアドレススイッチング部の詳細回路図である。
【符号の説明】
９ フィールド信号出力部
１０ アドレスカウンタ
１１ Ａ／Ｄ変換部
１２ 読取り／書込み制御部
１３、１４ メモリ読取りアドレス発生部
１５、１６ アドレススイッチング部
１７、１８、１９、２０ フィールドメモリ
２１ データスイッチング部
２２ ライン補償演算部
２３、２４、２５、２６ 補償映像信号出力バッファ
２７ Ｄ／Ａ変換部
２８ カウンタ
２９ 出力バッファ制御部
【産業上の利用分野】
本発明は、テレビ受像機における映像信号の補償装置に関し、特に３：４の縦横比（スクリーンの縦横比）を有するテレビ映像信号を受信して、この映像信号をライン単位で線形補間することにより、縦横比の不一致による画面の歪曲を防止できる９：１６のスクリーン縦横比を有するテレビ受像機における映像信号の補償装置に関する。
【０００２】
【従来の技術】
現在、使用されるＮＴＳＣテレビ放送方式の映像信号は、３：４の縦横比を有し、投射（ｐｒｏｊｅｃｔｉｏｎ）テレビまたは近い未来に使用されるＨＤＴＶ方式の映像信号は９：１６の縦横比を有する。
【０００３】
投射型テレビ（以下、「ＴＶ」という）受像機やＨＤＴＶ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｔｅｌｅｖｉｓｏｎ）受像機のような９：１６のスクリーン縦横比を有するテレビ受像機の概略構成を図１に示した。図１によれば、従来のテレビ受像機はアンテナ（ＡＮＴ）を介して受信された高周波（ＲＦ）信号を中間周波数信号と変換して出力する中間周波数処理部（１）、中間周波数信号から映像信号を検波するための映像信号検波部（２）、検波された映像信号をディスプレイが可能に処理するための映像信号処理部（３）、処理された映像信号をディスプレイするためのＣＰＴ（Ｃｏｌｏｒ Ｐｉｃｔｕｒｅ Ｔｕｂｅ）（４）、ＣＰＴ（４）を介してディスプレイされる映像信号の垂直偏向および水平偏向を行うための垂直偏向部（５）および水平偏向部（６）、中間周波数信号から音声信号を検波して所定の増幅度で増幅させる音声信号部（７）、音声信号部（７）から出力された音声信号にしたがって音声を発生するスピーカー（８）、と構成される。
【０００４】
以下、図１の構成による従来の９：１６縦横比を有するテレビ受像機の動作を概略的に説明する。アンテナ（ＡＮＴ）を介して受信された高周波信号は、中間周波数処理部（１）を経て中間周波数信号と変換された後、映像信号検波部（２）および音声信号処理部（７）に入力される。
【０００５】
映像信号検波部（２）で検波された映像信号は、映像信号処理部（３）で輝度信号（Ｙ）と色信号（Ｃ）とに分離、色信号の復調、混合および増幅のような過程を経てディスプレイの可能な状態に変換された後ＣＰＴ（４）に提供される。
【０００６】
垂直偏向部（５）および水平偏向部（６）は、ＣＰＴ（４）に偏向電流を供給することにより、ＣＰＴ（４）上で映像信号が正常にディスプレイされるようにする。この時、ＣＰＴ（４）に必要とする高電圧は水平偏向部（６）を介して供給される。
【０００７】
そして音声信号部（７）は、中間周波数処理部（１）から出力された中間周波数信号より音声信号を検波し、これを所定の増幅度で増幅してスピーカー（８）に出力する。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記９：１６スクリーン縦横比を有するテレビ受像機によれば、次の問題点があった。ＮＴＳＣテレビ放送の映像信号のように、３：４のスクリーン縦横比を有する映像信号を受信して再生しようとする場合、そのスクリーン縦横比の差により、９：１６のスクリーン縦横比を有するＣＰＴ（４）上には映像が水平方向に拡張されてディスプレイされる。したがって、非正常の映像がディスプレイされるのみならず、画面の鮮明度も低下される。
【０００９】
本発明はこのような短所を解消するためのもので、９：１６のスクリーン縦横比を有するテレビ受像機のＣＰＴ（４）上に３：４のスクリーン縦横比を有する映像信号が歪曲なくディスプレイされるように、入力された３：４のスクリーン縦横比を有する映像信号をフィールド（ｆｉｅｌｄ）単位としてメモリさせ、メモリされた映像信号をライン単位で解読し、以前ラインと現在ラインとの間のデータ演算を介して、９：１６のスクリーン縦横比に適合するように、補間（ｉｎｔｅｒｐｏｌａｔｉｎｇ）させる映像信号の補償装置を提供することが目的である。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明によれば、フィールドごとに発生される第１スクリーン縦横比を有する映像信号の垂直同期信号に応じて、各フィールド区間において互いに異なるレベルを有する第１フィールド信号および第２フィールド信号を出力する。
【００１１】
アドレスカウンターは、垂直同期信号をリセット信号とし、サンプリングパルスをクロック信号とし、各フィールドごと第１スクリーン縦横比を有する映像信号の書込みに必要な書込みアドレスをフィールド単位で発生する。
【００１２】
Ａ／Ｄ変換部は、入力される第１スクリーン縦横比を有する映像信号をディジタルデータに変換させる。
【００１３】
読取り／書込み制御部は、第１フィールド信号、第２フィールド信号およびサンプリングパルスを利用してデータ読取り信号およびデータ書込み信号を発生する。
【００１４】
読取りアドレス発生部は、アドレスカウンタから出力される書込みアドレスを利用して、第２スクリーン縦横比を有するスクリーンに適合する現在ラインと１ライン後の読取りアドレスを各々発生する。
【００１５】
アドレススイッチング部は、第１フィールド信号および第２フィールド信号をスイッチング制御信号とし、フィールド単位の書込みアドレスと現在ライン単位の読取りアドレス及び１ライン後の読取りアドレスを選択的に通過させる。
【００１６】
フィールドメモリ部は、読取り／書込み制御部からの読取り信号および書込み信号と、アドレススイッチング部を介して入力される読取りアドレスおよび書込みアドレスとにより、Ａ／Ｄ変換部からの第１スクリーン縦横比を有する映像データをフィールド単位で書込み、これと同時に既に書込まれた第１スクリーン縦横比を有する映像データをライン単位で第２スクリーン縦横比に適合するように画素補間（ｐｉｘｅｌ−ｉｎｔｅｒｐｏｌａｔｉｏｎ）して読取る。
【００１７】
データスイッチング部は、第１フィールド信号および第２フィールド信号をスイッチング制御信号とし、フィールドメモリ部からライン単位で画素補間された映像データをライン単位として出力させるか、Ａ／Ｄ変換部から出力される映像データをフィールドメモリ部にフィールド単位として入力させる。
【００１８】
ライン補償演算部は、データスイッチング部から出力されるライン映像信号を加算演算処理して第２スクリーン縦横比に適合するように、ライン補間されたライン映像信号を出力する。
【００１９】
出力部は、ライン補償演算部で補間されたライン映像データを第２スクリーン縦横比に適合するように、順次出力し、Ｄ／Ａ変換部は出力部から出力されるライン映像データをアナログ信号と変換させる。
【００２０】
【実施例】
以下、図２ないし図１０を参照して本発明一実施例の映像信号補償装置およびそれによる映像信号の補償過程を説明すれば次の通りである。
【００２１】
まず、図２（ａ）、（ｂ）を参照して本発明による映像信号の補償原理を説明する。図２（ａ）は、３：４のスクリーン縦横比および９：１６のスクリーン縦横比を示したものである。ＮＴＳＣテレビ方式において、１フィールドは２６２．５個の走査線で構成されるので、３：４のスクリーン縦横比（以下「３：４」と略称する）を有する映像信号を９：１６のスクリーン縦横比（以下、「９：１６」と略称する）を有するテレビ受像機ＣＰＴ上でディスプレイさせるためには、２６２．５×３／４個の走査線が２６２．５個の走査線に変換されなければならない。
【００２２】
通常、テレビの１スクリーンに該当する映像信号を１フレームといい、１フレームは２つのフィールドからなり、５２５個のライン（ＮＴＳＣ方式）からなる。すなわち、３：４画面の走査線３個が、９：１６画面の走査線４個になるように変換させなければならない（３ ｔｏ ４ライン変換）。
【００２３】
結局、３：４スクリーン縦横比を有する映像信号が９：１６のスクリーン縦横比を有するＣＰＴ上で画像歪曲なくディスプレイされることができる。
【００２４】
これを原理的に表現すれば、図２（ｂ）のように、３：４のスクリーンで、ｎ−３、ｎ−２、ｎ−１、ｎラインを９：１６のスクリーンでそれぞれｎ−３、［（ｎ−３）＋３（ｎ−２）］／４、［（ｎ−２）＋（ｎ−１）］／２、［３（ｎ−１）＋ｎ］／４、ｎラインになるように演算処理すればよいものである。
【００２５】
このようなライン補間（ｌｉｎｅ−ｉｎｔｅｒｐｏｌａｔｉｎｇ）は、３：４の映像信号を９：１６のスクリーンの垂直方向に適合に変換させるためのものであり、水平方向に適合に変換させるためには、メモリに貯蔵されたフィールド単位の３：４の映像信号を書込みとは異なるサンプリングレートで読取ればよいものであり、この過程を画素補間という。
【００２６】
このようなライン補間および画素補間により、３：４のスクリーン縦横比を映像信号の補償を９：１６のスクリーン縦横比を有するテレビ受像機に適合するように行う本発明の構成は、図３に示ように、３：４の映像信号から検出された垂直同期信号（Ｖｓｙｎｃ）を受けて各フィールドごとに互い異なるレベルを有する第１フィールド信号（Ｓ）と第２フィールド信号（／Ｓ）とを発生させるフィールド信号出力部（９）と、垂直同期信号（Ｖｓｙｎｃ）およびサンプリングパルス（ｆｓ）を用いて映像データの書込みおよび読取りに必要とするフィールドメモリ部の書込みアドレス（ＡＤＷ０−ＡＤＷ２３）を求め出力するアドレスカウンタ（１０）と、入力される３：４の映像信号をディジタル映像データと変換するＡ／Ｄ（ａｎａｌｏｇ−ｄｉｇｉｔａｌ） 変換部（１１）と、第１フィールド信号（Ｓ）と第２フィールド信号（／Ｓ）およびサンプリングパルス（ｆｓ）を利用してフィールドメモリのデータの読取り信号（／ＲＤ）および書込み信号（／ＷＲ）を発生させ、データの書込みまたは読取りを制御する読取り／書込み制御部（１２）と、前記アドレスカウンタ（１０）から出力されるメモリ書込みアドレスに応じて９：１６の画面に対応されるようにフィールドメモリに貯蔵された３：４映像信号の読取りのために現在ラインと、１ライン後のメモリ読取りアドレス（ＡＤＲＡ０−ＡＤＲＡ２３）（ＡＤＲＢ０−ＡＤＲＢ２３）を各々出力するメモリ読取りアドレス発生器（１３）（１４）と、第１フィールド信号（Ｓ）および第２フィールド信号（／Ｓ）に応じて映像データを書込みまたは読取るために、アドレスカウンタ（１０）およびメモリ読取りアドレス発生器（１３）（１４）から出力されるメモリ読取りアドレスと書込みアドレスを選択的にフィールドメモリ部に供給するメモリアドレススイッチング部（１５）（１６）と、メモリアドレススイッチング部（１５）（１６）を経由して入力されたメモリ読取りアドレスまたはメモリ書込みアドレスにより、Ａ／Ｄ変換部（１１）から出力された３：４の映像データを書込み／読取りするフィールドメモリ（１７）（１８）（１９）（２０）と、第１フィールド信号（Ｓ）および第２フィールド信号（／Ｓ）に応じてフィールドメモリ（１７）（１８）（１９）（２０）に貯蔵された映像データを選択的に出力させるデータスイッチング手段（２１）と、データスイッチング手段（２１）により選択的に出力される映像データをライン単位で加算処理することにより、３：４のスクリーン縦横比を有するライン映像信号を９：１６の縦横比を有するスクリーンに適合するようにライン映像信号を補間させるライン補償演算部（２２）と、ライン補償演算部（２２）から出力される９：１６のスクリーンに適合するように変換されたライン映像信号を設定された順序ごとに出力する補償映像信号の出力バッファ（２３）（２４）（２５）（２６）と、バッファ（２３）（２４）（２５）（２６）から出力されたライン映像データをアナログ映像信号に変換するＤ／Ａ（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ）変換部（２７）と、サンプリングパルス（ｆｓ）を受けてバッファ（２３）（２４）（２５）（２６）から出力されるデータの出力タイミングを制御するためのタイミング信号を提供するカウンタ（２８）、およびカウンタ（２８）の出力信号をデコードしてデコードされた信号をバッファ（２３）（２４）（２５）（２６）の出力イネーブル信号（Ｙ０）（Ｙ１）（Ｙ２）（Ｙ３）として提供する出力バッファ制御部（２９）と、から構成されたものである。
【００２７】
図３に示すように、読取りアドレス発生器（１３）（１４）を総称して読取りアドレス発生部といい、アドレススイッチング部（１５）（１６）を総称してアドレススイッチング部といい、フィールドメモリ（１７）（１８）（１９）（２０）を総称してフィールドメモリ部といい、かつ出力バッファ（２３）（２４）（２５）（２６）、カウンタ（２８）および出力バッファ制御部（２９）を総称して出力部という。
【００２８】
図３中、符号２２Ａ、２２Ｂ、２２Ｃは加算器である。
【００２９】
以下、図３のような構成のテレビ受像機における映像信号の補償装置の動作を図３ないし図６を参照して説明する。図３のフィールド信号出力部（９）に垂直同期信号（Ｖｓｙｎｃ）（図４（ａ）参照）が入力されると、フィールド信号出力部（９）は入力された垂直同期信号（Ｖｓｙｎｃ）に対応して垂直同期信号（Ｖｓｙｎｃ）の立ち下がりで、互いに反対レベルを有する第１フィールド信号（Ｓ）および第２フィールド信号（／Ｓ）（図４（ｂ）参照）を発生し、これらを読取り／書込み制御部（１２）、アドレススイッチング部（１５）（１６）およびデータスイッチング手段（２１）に供給する。
【００３０】
一方、図４（ｄ）および（ｅ）のようなサンプリングパルス（ｆｓ）がＡ／Ｄ変換部（１１）に入力されると、Ａ／Ｄ変換部（１１）は入力される３：４のアナログ映像信号をディジタル映像データに変換させ、ディジタル形態に変換された３：４の映像データ（Ｄ０ないしＤ７）（図４（ｆ）参照）は、データスイッチング部（２１）の動作にしたがってフィールドメモリ（１７）（１８）またはフィールドメモリ（１９）（２０）のデータポート（ＤＰ０ないしＤＰ７）に選択的に供給される。
【００３１】
またサンプリングパルス（ｆｓ）は、アドレスカウンタ（１０）にクロック信号として供給され、アドレスカウンタ（１０）でカウントされ、カウントされた結果はメモリ書込みアドレス（ＡＤＷ０ないしＡＤＷ２３）に出力されてアドレススイッチング部（１５）（１６）の動作にしたがってフィールドメモリ（１７）（１８）または（１９）（２０）のアドレスポート（ＡＤ０ないしＡＤ２３）に選択的に供給される。
【００３２】
またアドレスカウンタ（１０）の出力は、アドレススイッチング部（１５）（１６）と共にメモリ読取アドレス発生部（１３）（１４）に供給され、メモリ読取りアドレス発生部（１３）は、９：１６のスクリーンに該当する領域指定のための第１オフセットアドレス（ＳＤＡ０ないしＳＤＡ２３）と入力メモリ書込みアドレス（ＡＤＷ０ないしＡＤＷ２３）を加算して、その結果をアドレススイッチング部（１５）（１６）を介してフィールドメモリ（１７）（１９）のアドレスポート（ＡＤ０ないしＡＤ２３）に第１メモリ読取りアドレス（ＡＤＲＡ０ないしＡＤＲＡ２３）として供給し、そして、メモリ読取りアドレス発生部（１４）は、１ライン後の９：１６の画面に該当する領域指定のための第２オフセットアドレス（ＳＤＢ０ないしＳＤＢ２３）と前記第１メモリ読取りアドレス（ＡＤＲＡ０ないしＡＤＲＡ２３）を加算して、その結果をアドレススイッチング部（１５）（１６）を介してフィールドメモリ（１８）（２０）のアドレスポート（ＡＤ０ないしＡＤ２３）に第２メモリ読取りアドレス（ＡＤＲＢ０ないしＡＤＲＢ２３）として供給する。
【００３３】
このようなアドレスの出力タイミングは図４（ｇ）に示した通りである。
【００３４】
第１フィールド信号（Ｓ）および第２フィールド信号（／Ｓ）を受けた読取り／書込み制御部（１２）においては、これらのロー（ｌｏｗ）の期間（ＴＳＬ）およびハイ（ｈｉｇｈ）の期間（ＴＳＨ）に対応して図５（ａ）、（ｂ）および（ｊ）（ｋ）のようなタイミングでメモリのデータ読取り信号（／ＲＤ）およびメモリのデータ書込み信号（／ＷＲ）を発生し、これらをフィールドメモリ（１７）（１８）（１９）（２０）に提供する。
【００３５】
したがって、第１フィールド信号（Ｓ）がローである期間（Ｓ＝“０”；ＴＳＬ）（図６（ａ）参照）には、アドレススイッチング部（１５）（１６）がＳ＝０端に転換（スイッチング）されることにより、フィールドメモリ（１７）（１８）にメモリ書込みアドレス（ＡＤＷ０ないしＡＤＷ２３）が供給され（図６（ｃ）、（ｅ）参照）、またデータスイッチング部（２１）もＳ＝０端に転換されることにより、Ａ／Ｄ変換部（１１）の映像データ（Ｄ０ないしＤ７）がフィールドメモリ（１７）（１８）のデータポート（ＤＰ０ないしＤＰ７）に供給されるので（図６（ｄ）、（ｆ）参照）、図６（ｂ）のような書込み信号（／ＷＲ）による３：４のスクリーン縦横比を有する映像データがフィールドメモリ（１７）（１８）に書込まれる。
【００３６】
また、アドレススイッチング部（１５）（１６）がＳ＝０端に転換されることにより、第１メモリ読取りアドレス（ＡＤＲＡ０ないしＡＤＲＡ２３）、第２メモリ読取りアドレス（ＡＤＲＢ０ないしＡＤＲＢ２３）が各々図６（ｇ）、（ｉ）のようにフィールドメモリ（１９）（２０）に供給され、データスイッチング部（２１）がＳ＝０端に転換されることにより、フィールドメモリ（１９）（２０）のデータポート（ＤＰ０ないしＤＰ７）を介して図６（ｈ）、（ｊ）のように３：４のスクリーン縦横比を有する映像データが各々出力される。すなわち、第１フィールド信号（Ｓ）がローである期間（１フィールド）には、図６（ｂ）のような書込み信号（／ＷＲ）がフィールドメモリ（１７）（１８）の書込み制御端（Ｗ）及びフィールドメモリ（１９）（２０）の読取り制御端（Ｒ）に供給されるので、映像データの書込み（メモリ（１７）（１８）に）および読取り（メモリ（１９）（２０）から）が行うことになる。
【００３７】
一方、第２フィールド信号（／Ｓ）がローである期間（ＴＳＨ）には、図６（ａ）のように読取り／書込み制御部（１２）から出力されたデータ読取り信号（／ＲＤ）がフィールドメモリ（１７）（１８）の読取り制御端（Ｒ）及びフィールドメモリ（１９）（２０）の書込み制御部（Ｗ）に供給され、そして、アドレススイッチング部（１５）（１６）およびデータスイッチング部（２１）が／Ｓ＝０端に転換されるので、書込みアドレス（ＡＤＷ０ないしＡＤＷ２３）はフィールドメモリ（１９）（２０）に、読取りアドレス（ＡＤＲＡ０ないしＡＤＲＡ２３）、（ＡＤＲＢ０ないしＡＤＲＢ２３）は、各々フィールドメモリ（１７）（１８）に供給され、フィールドメモリ（１９）（２０）は映像データ（Ｄ０ないしＤ７）を記録することとなり、フィールドメモリ（１７）（１８）では映像データ（ＤＡ０ないしＤＡ７）、（ＤＢ０ないしＤＢ７）を出力することとなる。この時、読取りアドレスは、３：４のスクリーン縦横比を有する映像信号がライン単位で読取られ、読取られた信号が、９：１６のスクリーン縦横比を有する映像信号として画素補間されて出力されるように、書込みアドレスより多いアドレスを有する。
【００３８】
このように、フィールドメモリ（１７）（１８）またはフィールドメモリ（１９）（２０）から出力された映像データ（ＤＡ０ないしＤＡ７）、（ＤＢ０ないしＤＢ７）はライン補償演算部（２２）に入力される。
【００３９】
したがって、ライン補償演算部（２２）の第１加算器（２２Ａ）では、入力端子（Ａ１）（Ｂ１）についての出力端（Ｃ１）の加算［（Ａ１＋Ｂ１）／２＝Ｃ１］を行い、その結果、［（Ａ１＋Ｂ１）／２］を補償映像信号の出力バッファ（２５）と第２加算器（２２Ｂ）の入力端（Ａ２）および第３加算器（２３Ｃ）の入力端（Ａ３）に供給する。
【００４０】
また第２加算器（２２Ｂ）もＣ２＝（Ａ２＋Ｂ２）／２のように、同様の加算を行って出力端（Ｃ２）を介して最終演算結果としてＣ２＝（Ａ１＋３Ｂ１）／４を補償映像信号の出力バッファ（２４）に供給する。
【００４１】
第３加算器（２２Ｃ）も、またＣ３＝（Ａ３＋Ｂ３）／２の加算を行って出力端（Ｃ３）を介して最終演算結果としてＣ３＝（３Ａ１＋Ｂ１）／４を補償映像信号の出力バッファ（２６）に供給する。
【００４２】
また、フィールドメモリ（１７）（１９）から第１加算器（２２Ａ）の入力端（Ａ１）に供給される映像データ（ＤＡ０ないしＤＡ７）は補償映像信号の出力バッファ（２３）にも直接入力される。
【００４３】
したがって補償映像信号の出力バッファ（２３）（２４）（２５）（２６）から出力される映像データは９：１６のスクリーンに適合するようにＡ、（Ａ１＋３Ｂ１）／４、（Ａ１＋Ｂ１）／２、（３Ａ１＋Ｂ１）／４でライン補間された状態になる。
【００４４】
このような出力された映像データは、Ｄ／Ａ変換部（２７）を介してアナログ信号と変換され９：１６のスクリーンに適合なライン映像信号として出力される。この場合、補償映像信号の出力バッファ（２３）（２４）（２５）（２６）の制御は出力バッファ制御部（２９）により行われる。
【００４５】
すなわち、カウンタ（２８）は図５（Ｃ）のように、入力されたサンプリングパルス（ｆｓ）をカウントしてその出力端（Ｑ０）（Ｑ１）で図５（ｄ）、（ｅ）のようなカウントパルスを出力し、このパルス信号は出力バッファ制御部（２９）で図５（ｆ）〜（ｉ）のように、デコードされ、出力端（Ｙ0）（Ｙ1）（Ｙ2）（Ｙ3）を介してバッファ出力イネーブル信号（／Ｙ0）（／Ｙ1）（／Ｙ2）（／Ｙ3）として出力され、各々出力バッファ（２３）（２４）（２５）（２６）の端子（１０Ｅ）に印加される。
【００４６】
したがって、出力バッファ（２３）（２４）（２５）（２６）は、その出力イネーブル信号に応じて設定された順序にライン補間された映像信号を出力する。
【００４７】
図７は図３におけるフィールド信号出力部（９）、アドレスカウンタ（１０）およびＡ／Ｄ変換部（１１）の詳細回路図を示すものである。図７において、フィールド信号出力部（９）はＪＫフリップフロップと構成され、ＪＫフリップフロップはクロック入力端（Ｔ）に供給される垂直同期信号（Ｖｓｙｎｃ）に従ってその非反転および反転出力端（Ｑ、／Ｑ）において第１フィールド信号（Ｓ）および第２フィールド信号（／Ｓ）を出力する。図７において、アドレスカウンタ（１０）は３階段の８ビット出力用２進カウンタ（１０Ａ）（１０Ｂ）（１０Ｃ）と構成され、垂直同期信号（Ｖｓｙｎｃ）は各カウンタ（１０Ａ）（１０Ｂ）（１０Ｃ）のリセット信号（Ｒｅｓｅｔ）として供給される。
【００４８】
したがって、カウンタ（１０Ａ）（１０Ｂ）（１０Ｃ）はフィールド毎にリセットされた後、カウント動作が行われ、サンプリングパルス（ｆｓ）をクロック（ＣＬＫ）信号として用いて総２４ビットのアドレス信号（ＡＤＷ０−ＡＤＷ２３）を作って出力する。
【００４９】
Ａ／Ｄ変換部（１１）はサンプリングパルス（ｆｓ）により入力されるアナログ映像信号を８ビットのディジタル映像データ（Ｄ０−Ｄ７）に変換させ、出力端子（Ｑ０−Ｑ７）を介して出力する。
【００５０】
図８は読取りアドレス発生部（１３）（１４）の詳細回路図であり、第１オフセットアドレス（ＳＤＡ０ないしＳＤＡ２３）およびメモリ書込みアドレス（ＡＤＷ０ないしＡＤＷ２３）を４ビット単位で各々加算して第１読取りアドレス（ＡＤＲＡ０ないしＡＤＲＡ２３）を出力する加算器（１３Ａないし１３Ｆ）と、第２オフセットアドレス（ＳＤＢ０ないしＳＤＢ２３）および前記加算器（１３Ａないし１３Ｆ）の出力アドレス（ＡＤＲＡ０ないしＡＤＲＡ２３）を４ビット単位各々加算して第２読取りアドレス（ＡＤＲＢ０ないしＡＤＲＢ２３）とを出力する加算器（１４Ａないし１４Ｆ）と構成したものである。
【００５１】
各々の加算器（１３Ａないし１３Ｆ）、（１４Ａないし１４Ｆ）は、下位ビット側の加算器から出力されたけた上げ（ｃａｒｒｙ）出力（Ｃｏｕｔ）を上位ビット側の加算器のけた上げ入力（Ｃｉｎ）として供給して４×６＝２４ビットの第１読取りアドレス（ＡＤＲＡ０ないしＡＤＲＡ２３）および第２読取りアドレス（ＡＤＲＢ０なしいＡＤＲＢ２３）を出力することとなる。
【００５２】
図９はフィールドメモリ（１７）（１８）（１９）（２０）の周辺回路図であり、アドレススイッチング部（１５）（１６）は、各々第１フィールド信号（Ｓ）および第２フィールド信号（／Ｓ）を出力イネーブル信号として出力イネーブル端子（１０Ｅ）を介して入力するトライ状態（ｔｒｉ−ｓｔａｔｅ）バッファ（１５Ａないし１５Ｄ）（１６Ａないし１６Ｄ）と構成される。
【００５３】
したがって、第１フィールド信号（Ｓ）がローになると、トライ状態バッファ（１５Ｂ）（１５Ｃ）がイネーブル（オン）にされ、入力端（Ａ０ないしＡ２３）に供給された書込みアドレス（ＡＤＷ０ないしＡＤＷ２３）を出力端（Ｂ０ないしＢ２３）を介してフィールドメモリ（１７）（１８）のアドレスポート（ＡＤ０ないしＡＤ２３）に供給し、トライ状態バッファ（１６Ａ）（１６Ｄ）がイネーブルになって第２読取りアドレス（ＡＤＲＢ０ないしＡＤＲＢ２３）はフィールドメモリ（２０）のアドレスポート（ＡＤ０ないしＡＤ２３）に供給され、また、第１読取りアドレス（ＡＤＲＡ０ないしＡＤＲＡ２３）はフィールドメモリ（１９）のアドレスポート（ＡＤ０ないしＡＤ２３）に供給される。
【００５４】
第２フィールド信号（／Ｓ）がローになると、トライ状態バッファ（１５Ａ）（１５Ｄ）がイネーブルにされ、フィールドメモリ（１７）に第１読取りアドレス（ＡＤＲＡ０ないしＡＤＲＡ２３）を供給し、フィールドメモリ（１８）に第２読取りアドレス（ＡＤＲＢ０ないしＡＤＲＢ２３）を供給し、かつトライ状態バッファ（１６Ｂ）（１６Ｃ）がイネーブルになってフィールドメモリ（１９）（２０）に各々書込みアドレス（ＡＤＷ０ないしＡＤＷ２３）を供給する。
【００５５】
一方、データスイッチング部（２１）は、互いに反対のレベルを有する第１フィールド信号（Ｓ）および第２フィールド信号（／Ｓ）により、出力イネーブルの制御を受けるトライ状態バッファ（２１Ａ）〜（２１Ｈ）と構成される。
【００５６】
したがって、第１フィールド信号（Ｓ）がローであれば、トライ状態バッファ（２１Ａ）（２１Ｄ）（２１Ｅ）（２１Ｈ）がイネーブルになり、映像データ（Ｄ０ないしＤ７）がフィールドメモリ（１７）に供給され、フィールドメモリ（１９）から映像データ（ＤＡ０ないしＤＡ７）が出力され、映像データ（Ｄ０ないしＤ７）はフィールドメモリ（１８）に供給され、フィールドメモリ（２０）から映像データ（ＤＢ０ないしＤＢ７）が出力される。
【００５７】
第２フィールド信号（／Ｓ）がローになると、トライ状態バッファ（２１Ｂ）（２１Ｃ）（２１Ｆ）（２１Ｇ）がイネーブルになり、フィールドメモリ（１７）から映像データ（ＤＡ０ないしＤＡ７）が出力され、映像データ（Ｄ０ないしＤ７）はフィールドメモリ（１９）に供給され、フィールドメモリ（１８）から映像データ（ＤＢ０ないしＤＢ７）が出力され、映像データ（Ｄ０ないしＤ７）はフィールドメモリ（２０）に供給される。
【００５８】
フィールドメモリの読取り／書込み制御部（１２）は、サンプリングパルス（ｆｓ）を共通入力とし、第１フィールド信号（Ｓ）および第２フィールド信号（／Ｓ）が各々入力される第１ＯＲゲート（１２Ａ）および第２ＯＲゲート（１２Ｂ）で構成されて図５（ａ）、（ｂ）、（ｃ）、（ｊ）、（ｋ）のタイミング図のようにメモリ読取り信号（／ＲＤ）および書込み信号（／ＷＲ）を出力することとなる。
【００５９】
したがって、９：１６のスクリーン縦横比を有するテレビ受信機に入力された３：４のスクリーン縦横比を有する映像信号は、フィールド単位としてメモリに書込まれ、書込みの時とは異なるアドレスによりライン単位で読取られて各ラインの画素補間が行なわれ、補償演算部（２２）によりライン補間が行われるので、９：１６のスクリーン縦横比を有する映像信号と変換できる。
【００６０】
【発明の効果】
以上説明したように、本発明によるテレビ受像機における映像信号の補償装置は、９：１６のテレビ受像機に３：４の映像信号を補償処理してスクリーンの歪曲なく、映像を視聴することができるので、機器の品質向上および画質向上を得ることができる。
【図面の簡単な説明】
【図１】９：１６のスクリーン縦横比を有する従来のテレビ受像機の概略構成ブロック図である。
【図２】（ａ）は３：４のスクリーン縦横比及び９：１６のスクリーン縦横比を示す説明図であり、（ｂ）は本発明一実施例によるライン補間原理を示す説明図である。
【図３】本発明一実施例の映像信号補償装置を示すブロック構成図である。
【図４】（ａ）乃至（ｇ）は本発明一実施例の映像信号補償装置におけるフィールド信号出力部によるアドレスカウンタ及びＡ／Ｄ変換部の動作を示すタイミング図である。
【図５】（ａ）乃至（ｋ）は本発明一実施例の映像信号補償装置における、フィールド信号及びサンプリング信号による出力部および読取り／書込み制御部の動作を示すタイミング図である。
【図６】（ａ）乃至（ｊ）は本発明一実施例の映像信号補償装置における、読取り／書込み制御部からの読取り信号および書込み信号によるフィールドメモリ部のデータの書込みおよび読取り動作を示すタイミング図である。
【図７】図３における、フィールド信号出力部、アドレスカウンタおよびＡ／Ｄ変換部の詳細回路図である。
【図８】図３における、メモリ読取りアドレス発生部の詳細回路図である。
【図９】図３における、フィールドメモリ部、データスイッチング部およびアドレススイッチング部の詳細回路図である。
【符号の説明】
９ フィールド信号出力部
１０ アドレスカウンタ
１１ Ａ／Ｄ変換部
１２ 読取り／書込み制御部
１３、１４ メモリ読取りアドレス発生部
１５、１６ アドレススイッチング部
１７、１８、１９、２０ フィールドメモリ
２１ データスイッチング部
２２ ライン補償演算部
２３、２４、２５、２６ 補償映像信号出力バッファ
２７ Ｄ／Ａ変換部
２８ カウンタ
２９ 出力バッファ制御部
Claims (12)
- 第１スクリーン縦横比を有する入力される映像信号の垂直同期信号に応じて、各フィールド区間において互いに異なるレベルを有する第１フィールド信号と第２フィールド信号とを含む２つのフィールド信号を発生させるフィールド信号出力部と、
システムのサンプリングパルスを利用して、前記映像信号をディジタル形態に変換するＡ／Ｄ変換部と、
前記映像信号をディジタル形態でフィールド単位で記憶し、第２スクリーン縦横比に適合するように画素補間を行うフィールドメモリ部と、
前記垂直同期信号とシステムのサンプリングパルスとを利用して、前記映像信号を前記フィールドメモリ部へ書込むために必要なフィールド単位の書込みアドレスを発生するアドレスカウンタと、
前記２つのフィールド信号およびシステムの前記サンプリングパルスを利用して、前記フィールドメモリのデータの読取り信号と書込み信号とを発生させる読取り／書込み制御部と、
前記アドレスカウンタから出力される前記書込みアドレスに応じて、第２スクリーン縦横比に適合するライン単位の読取りアドレスを発生する読取りアドレス発生部と、
前記２つのフィールド信号に応じて、ディジタル形態の前記映像信号を前記フィールドメモリ部から読取るか又は前記フィールドメモリ部へ書き込むために、前記アドレスカウンタから出力されるフィールド単位の書込みアドレスと、前記読取りアドレス発生部から出力されるライン単位の読取りアドレスとを、選択的に通過させるアドレススイッチング部と、
前記２つのフィールド信号のレベルに応じて、前記フィールドメモリ部から画素補間された映像信号をライン単位として出力させるか、またはＡ／Ｄ変換部から出力されるディジタル形態の前記映像信号をフィールド単位として前記フィールドメモリ部に入力させるデータスイッチング部と、
前記データスイッチング部を介して出力されるライン単位の映像信号を加算演算処理して前記第２スクリーン縦横比に適合するようにライン補間されたライン映像信号を出力するライン補償演算部と、
前記サンプリングパルスを利用して前記ライン補償演算部で補間されたライン映像信号を前記第２スクリーン縦横比に適合するように、設定された順に出力する出力部と
を備え、
前記フィールドメモリ部は、第１のフィールドメモリ部と第２のフィールドメモリ部とを備え、前記第１フィールド信号が所定のレベルにあるときに、前記第１のフィールドメモリ部へ映像信号が書き込まれ且つ前記第２のフィールドメモリ部から映像信号が読み取られ、第２フィールド信号が所定のレベルにあるときに、前記第１のフィールドメモリ部から映像信号が読み取られ且つ前記第２のフィールドメモリ部へ映像信号が書き込まれるように構成され、
前記フィールドメモリ部は、前記読取り／書込み制御部が発生した前記書込み信号および前記アドレススイッチング部を介して入力された書込みアドレスに基づいて、入力されるディジタル形態の前記映像信号をフィールド単位で書込み、かつ、前記読取り／書込み制御部が発生した前記読取り信号と前記アドレススイッチング部を介して入力された読取りアドレスに基づいて、前記画素補間された前記映像信号をライン単位で読取るように構成され、
前記出力部は、
前記ライン補償演算部でライン補間された映像信号を各々入力する複数の出力バッファと、
前記サンプリングパルスをカウントして前記出力バッファの信号出力のためのタイミング信号を提供するカウンタと、
前記カウンタからの前記タイミング信号に基づいて前記出力バッファに出力イネーブル信号を提供する出力バッファ制御部と、
前記複数の出力バッファから順次出力されるライン映像データをアナログ信号に変換させて出力するＤ／Ａ変換部と
を備える、
ことを特徴とするテレビ受像機における映像信号の補償装置。 - 前記読取りアドレス発生部は、前記第２スクリーン縦横比に対応する領域指定のための第１オフセットアドレスとアドレスカウンターからの書込みアドレスとを加算してその結果を現在ラインの読取りアドレスに出力する複数のビット加算器と、前記第２スクリーン縦横比に対応する領域指定のための第２オフセットアドレスと前記読取りアドレスとを加算してその結果を１ライン後のリードアドレスに出力する複数のビット加算器と、を備えることを特徴とする請求項１に記載のテレビ受像機における映像信号の補償装置。
- 前記アドレス入力スイッチング部およびデータスイッチング部は、各々第１フィールド信号（Ｓ）と第２フィールド信号（／Ｓ）とによりスイッチングされる複数のトライ状態バッファを備えることを特徴とする請求項１または２に記載のテレビ受像機における映像信号の補償装置。
- 前記ライン補償演算部は、前記データスイッチング部を介して入力する前記第１スクリーン縦横比を有する複数のライン映像データを加算処理して前記第２スクリーン縦横比に適合した複数のライン映像データを作るための複数の加算器を備えることを特徴とする請求項１〜３の何れかに記載のテレビ受像機における映像信号の補償装置。
- 前記第１スクリーン縦横比の前記ライン映像信号により表されるラインの数が、前記第２スクリーン縦横比の前記ライン映像信号により表されるラインの数よりも少ないことを特徴とする請求項１〜４の何れかに記載のテレビ受像機における映像信号の補償装置。
- 前記第１スクリーン縦横比は、３：４であり、前記第２スクリーン縦横比は、９：１６であることを特徴とする請求項１〜５の何れかに記載のテレビ受像機における映像信号の補償装置。
- 前記第１スクリーン縦横比を有する前記映像信号は、ＮＴＳＣ放送信号であることを特徴とする請求項１〜６の何れかに記載のテレビ受像機における映像信号の補償装置。
- 前記読取り／書込み制御部は、
前記第１フィールド信号と前記サンプリングパルスとを２つの入力信号とする第１ＯＲゲートと、
前記第２フィールド信号と前記サンプリングパルスとを２つの入力信号とする第２ＯＲゲートと、
を備えることを特徴とする請求項１〜７の何れかに記載のテレビ受像機における映像信号の補償装置。 - 前記アドレスカウンタは、垂直同期信号をリセット信号とし、前記サンプリングパルスをクロック信号とする複数の２進カウンタと構成されることを特徴とする請求項１〜８の何れかに記載のテレビ受像機における映像信号の補償装置。
- 前記フィールド信号出力部は、入力される垂直同期信号に応じて各フィールド区間ごとに互いに反対レベルを有する第１フィールド信号と第２フィールド信号とを出力するＪＫフリップフロップを備えることを特徴とする請求項１〜９の何れかに記載のテレビ受像機における映像信号の補償装置。
- 前記ライン補償演算部は、入力される前記第１スクリーン縦横比を有するライン映像信号の３個の連続するライン映像信号を演算処理して、前記第２スクリーン縦横比を有するライン映像信号の４個の連続するライン映像信号を作るものであり、前記第１スクリーン縦横比を有するライン映像信号ｎ−３、ｎ−２、ｎ−１、ｎ、・・・を演算処理して、前記第２スクリーン縦横比を有するライン映像信号ｎ−３、［（ｎ−３）＋３（ｎ−２）］／４、［（ｎ−２）＋（ｎ−１）］／２、［３（ｎ−１）＋ｎ］／４、ｎ、・・・（ｎは正の整数）を作ることを特徴とする請求項１〜１０の何れかに記載のテレビ受像機における映像信号の補償装置。
- 前記第２スクリーン縦横比を有するテレビ受像機は、ＨＤＴＶであることを特徴とする請求項１〜１１の何れかに記載のテレビ受像機における映像信号の補償装置。
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