JPS6368948A - Icカ−ドに於けるデ−タ保護方式 - Google Patents
Icカ−ドに於けるデ−タ保護方式Info
- Publication number
- JPS6368948A JPS6368948A JP61214679A JP21467986A JPS6368948A JP S6368948 A JPS6368948 A JP S6368948A JP 61214679 A JP61214679 A JP 61214679A JP 21467986 A JP21467986 A JP 21467986A JP S6368948 A JPS6368948 A JP S6368948A
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- JP
- Japan
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- write
- data
- signal
- memory
- bit
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- Pending
Links
- 238000013500 data storage Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 3
- 230000002401 inhibitory effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、マイクロプロセッサとメモリ(FROM斗)
をプラスチックカードに内蔵させ、大量の情報に対して
、記憶あるいは演算等を行なえるようにし、キャシュレ
スカード、各種証明書、情報記憶カード等として使用さ
れるICカードにおけるデータ保護方式に関するもので
ある。
をプラスチックカードに内蔵させ、大量の情報に対して
、記憶あるいは演算等を行なえるようにし、キャシュレ
スカード、各種証明書、情報記憶カード等として使用さ
れるICカードにおけるデータ保護方式に関するもので
ある。
〈従来技術〉
ICカード内のデータ格納用メモリは、そのデータの内
容により、書き換えが必要な領域、書き換え可能な領域
、1′キ換え禁止領域に別けることができる。
容により、書き換えが必要な領域、書き換え可能な領域
、1′キ換え禁止領域に別けることができる。
従来ICカードにおいては、上記メモリの管理をカード
内のマイクロプロセッサがそのプログラムにより行なっ
ていた。しかし、このプログラムは、外部からの手続き
により読み出される可能性があり、これを解読する事に
より、不正に上記メモリ内のデータを書き換える事がで
きる。また、内部プロセッサの暴走により、偶発的に書
き換えられる事もある。
内のマイクロプロセッサがそのプログラムにより行なっ
ていた。しかし、このプログラムは、外部からの手続き
により読み出される可能性があり、これを解読する事に
より、不正に上記メモリ内のデータを書き換える事がで
きる。また、内部プロセッサの暴走により、偶発的に書
き換えられる事もある。
〈発明の目的〉
本発明は、このようなデータの不正な書き換え等に対し
て、保護回路によりデータを保護する事を目的としてい
る。
て、保護回路によりデータを保護する事を目的としてい
る。
〈発明の構成〉
本発明の、ICカードに於けるデータ保護方式カードに
於いて、データ格納用メモリの1番地単位にブ/L/1
バイトあるいはワード)につき1ビットの書キ込み保護
ビット(ライトプロテクト拳ビット)を設け、1度書き
込みを実行した番地(書き込み保護ビットも含めて書き
込む)のデータについては上記書き込み保護ビットの内
容によりデータを書き換えることができない様保護する
ことを特徴とするものである。
於いて、データ格納用メモリの1番地単位にブ/L/1
バイトあるいはワード)につき1ビットの書キ込み保護
ビット(ライトプロテクト拳ビット)を設け、1度書き
込みを実行した番地(書き込み保護ビットも含めて書き
込む)のデータについては上記書き込み保護ビットの内
容によりデータを書き換えることができない様保護する
ことを特徴とするものである。
〈実施例〉
ある。
図に於いて、lはプログラマブルメモリ!j (EPR
CM又はEEPROM )、2はアドレスラッチ回路
、3は書き込みデータラッチと読み出しデータバッファ
回路、4はプログラマブルメモリに対する読み出し及び
書き込み制御回路、5はライトプロテクト・ビットによ
る書き込み禁止回路、6はプログラム信号発生回路であ
る。
CM又はEEPROM )、2はアドレスラッチ回路
、3は書き込みデータラッチと読み出しデータバッファ
回路、4はプログラマブルメモリに対する読み出し及び
書き込み制御回路、5はライトプロテクト・ビットによ
る書き込み禁止回路、6はプログラム信号発生回路であ
る。
また、Slはマイクロプロセッサがらのアドレス信号、
S2はマイクロプロセッサからのデータ入出力信号、S
3はラッチされたアドレス信号、S4はメモリの入出力
データ、S5はマイクロプロセッサからのメモリ・リー
ド・サイクルを示す信号、S6はマイクロプロセッサか
らのメモリ・ライト−サイクルを示す信号、S7はメモ
リ書き込み時アドレスをラッチする信号、S8はデータ
出力イネーブル信号、S9はメモリ書き込み時、読み出
したライトプロテクト・ビットの内容をラッチする信号
、SIOはメモリ書き込み時、書き込みデータをラッチ
する信号、Sllはプログラマブルメモリ用プログラム
信号、S12はプログラム信号の出力を禁止する信号、
513はライトプロテクト・ビットの読み出し信号、S
14はライトプロテクト・ビットの書き込み信号、S1
5はマイクロプロセッサからのライトプロテクト書き込
み信号、516はプログラムタイマ起動信号である。
S2はマイクロプロセッサからのデータ入出力信号、S
3はラッチされたアドレス信号、S4はメモリの入出力
データ、S5はマイクロプロセッサからのメモリ・リー
ド・サイクルを示す信号、S6はマイクロプロセッサか
らのメモリ・ライト−サイクルを示す信号、S7はメモ
リ書き込み時アドレスをラッチする信号、S8はデータ
出力イネーブル信号、S9はメモリ書き込み時、読み出
したライトプロテクト・ビットの内容をラッチする信号
、SIOはメモリ書き込み時、書き込みデータをラッチ
する信号、Sllはプログラマブルメモリ用プログラム
信号、S12はプログラム信号の出力を禁止する信号、
513はライトプロテクト・ビットの読み出し信号、S
14はライトプロテクト・ビットの書き込み信号、S1
5はマイクロプロセッサからのライトプロテクト書き込
み信号、516はプログラムタイマ起動信号である。
ブロック図における動作説明を行う。
ICカード内のマイクロプロセッサが書き込み命令を実
行すると、実行サイクル中に、まずプログラマブルメモ
リ1の読み出しモードとなり、ライトプロテクト拳ビッ
トの内容を読み出す。読み出された信号513は、ラッ
チ信号S9により、書き込み禁止回路5にラッチされる
。その後、同一実行サイクル中のメモリlの書き込みモ
ード時に、書き込みアドレスとデータを、アドレスラッ
チ回路2とデータラッチ回路3にセットする。
行すると、実行サイクル中に、まずプログラマブルメモ
リ1の読み出しモードとなり、ライトプロテクト拳ビッ
トの内容を読み出す。読み出された信号513は、ラッ
チ信号S9により、書き込み禁止回路5にラッチされる
。その後、同一実行サイクル中のメモリlの書き込みモ
ード時に、書き込みアドレスとデータを、アドレスラッ
チ回路2とデータラッチ回路3にセットする。
次に、マイクロプロセッサが、プログラム信号発生回路
6内のプログラムタイマ61を起動する命令を実行する
事により、プログラムタイマ起動信号S16がアクティ
ブとなり、タイマーを起動する。
6内のプログラムタイマ61を起動する命令を実行する
事により、プログラムタイマ起動信号S16がアクティ
ブとなり、タイマーを起動する。
これによりプログラム信号Sllがアクティブとなり、
プログラマブルメモリ1の書き込みを開始する。
プログラマブルメモリ1の書き込みを開始する。
ところが、この時、前述の書き込み禁止回路5より出力
されているプログラム信号を禁止する信号S12がアク
ティブであれば、これにより、プログラム信号発生回路
6から出力されるSllはアクティブとならず、プログ
ラマブルメモリlの書き込みは行なわれない。
されているプログラム信号を禁止する信号S12がアク
ティブであれば、これにより、プログラム信号発生回路
6から出力されるSllはアクティブとならず、プログ
ラマブルメモリlの書き込みは行なわれない。
515の信号は、プログラマブルメモリ1に書き込むデ
ータの中で、プロテクトの必要があるデータを書き込む
時、アクティブとなり、データと共にデータラッチ回路
3にラックされ、メモリ1に書き込まれる。
ータの中で、プロテクトの必要があるデータを書き込む
時、アクティブとなり、データと共にデータラッチ回路
3にラックされ、メモリ1に書き込まれる。
プログラマブルメモリ1を読み出す際は、通常のマイク
ロプロセッサのメモリ・リードと同様で、アドレスラッ
チ回路2及びラッチ付データ双方向バッファ回路3は、
ともにバッファモードとすF)、SlとS3及びS2と
S4は同一タイミングの同一レベル信号となる(上記タ
イミングは第3図参照)。
ロプロセッサのメモリ・リードと同様で、アドレスラッ
チ回路2及びラッチ付データ双方向バッファ回路3は、
ともにバッファモードとすF)、SlとS3及びS2と
S4は同一タイミングの同一レベル信号となる(上記タ
イミングは第3図参照)。
次に、具体的な回路例について説明する。
第2図及び第3図は、本発明の具体的な回路による実現
例とそのタイミング図を示す。
例とそのタイミング図を示す。
第2図において信号線上に付されている口内の記号は、
第1図ブロック図内の信号と対応しており、第3図の信
号名に付されているSxXはこれと同様に対応する。
第1図ブロック図内の信号と対応しており、第3図の信
号名に付されているSxXはこれと同様に対応する。
第2図において破線内に囲まれ、1角に九枠にて番号が
付けられている回路ブロックは、第1図ブロック図内の
各ブロックの番号と対応している。
付けられている回路ブロックは、第1図ブロック図内の
各ブロックの番号と対応している。
第2図において第1図ブロック図内に記されていない信
号については以下にその信号の機能について説明する。
号については以下にその信号の機能について説明する。
vpp :プログラマグルメモリ1用プログラム電圧供
給線 LDE ;メモリ1の読み出し命令のデコード信号 ST ;メモリ1の書き込み命令(プロテクトeビット
は書き込まない)のデコード 信号 STP ;メモリIの書き込み命令(プロテクト・ビッ
トに書き込む)のデコード信号 M1 ;命令のフェッチサイクルを示す信号RESET
; リセット信号 TMOV;プログラム・タイマのオーバ・フローを示す
信号 各信号は、信号名の上にr7を付されたものは、アクテ
ィブ゛+L owII、さもなければ、アクティブ”H
igh” とする。
給線 LDE ;メモリ1の読み出し命令のデコード信号 ST ;メモリ1の書き込み命令(プロテクトeビット
は書き込まない)のデコード 信号 STP ;メモリIの書き込み命令(プロテクト・ビッ
トに書き込む)のデコード信号 M1 ;命令のフェッチサイクルを示す信号RESET
; リセット信号 TMOV;プログラム・タイマのオーバ・フローを示す
信号 各信号は、信号名の上にr7を付されたものは、アクテ
ィブ゛+L owII、さもなければ、アクティブ”H
igh” とする。
第2図の回路動作は、ブロック図における動作説明にて
記述したので省略する。
記述したので省略する。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、ICカー
ドに於いて不正な書き換え等からデータを有効に保護す
ることができる、極めて有用なデータ保護方式を得るこ
とができるものである。
ドに於いて不正な書き換え等からデータを有効に保護す
ることができる、極めて有用なデータ保護方式を得るこ
とができるものである。
第1図はブロック図、第2図は回路構成図、第3図はタ
イミング図である。 符号の説明 1:プログラマ7’/l/メモリ、2ニアドレスラッチ
回路、3:ラッチ付データ双方向バッファ回路、4:メ
モリ・リード/ライト制御回路、5:書き込み禁止回路
、6:プログラム信号発生回路。
イミング図である。 符号の説明 1:プログラマ7’/l/メモリ、2ニアドレスラッチ
回路、3:ラッチ付データ双方向バッファ回路、4:メ
モリ・リード/ライト制御回路、5:書き込み禁止回路
、6:プログラム信号発生回路。
Claims (1)
- 1.データ処理用マイクロプロセッサとデータ格納用メ
モリとをプラスチックカードに内蔵するICカードに於
いて、データ格納用メモリの1番地単位(ニブル,バイ
トあるいはワード)につき1ビットの書き込み保護ビッ
ト(ライトプロテクト・ビット)を設け、1度書き込み
を実行した番地(書き込み保護ビットも含めて書き込む
)のデータについては上記書き込み保護ビットの内容に
よりデータを書き換えることができない様保護すること
を特徴とする、ICカードに於けるデータ保護方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61214679A JPS6368948A (ja) | 1986-09-10 | 1986-09-10 | Icカ−ドに於けるデ−タ保護方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61214679A JPS6368948A (ja) | 1986-09-10 | 1986-09-10 | Icカ−ドに於けるデ−タ保護方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6368948A true JPS6368948A (ja) | 1988-03-28 |
Family
ID=16659784
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61214679A Pending JPS6368948A (ja) | 1986-09-10 | 1986-09-10 | Icカ−ドに於けるデ−タ保護方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6368948A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08235026A (ja) * | 1995-03-01 | 1996-09-13 | Nec Corp | Cpu動作異常検出システム |
US7079429B2 (en) | 2003-12-04 | 2006-07-18 | Sharp Kabushiki Kaisha | Semiconductor memory device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5730900B2 (ja) * | 1978-03-02 | 1982-07-01 | ||
JPS58211254A (ja) * | 1982-06-03 | 1983-12-08 | Nec Corp | 蓄積プログラム制御方式 |
JPS5996600A (ja) * | 1982-11-24 | 1984-06-04 | Mitsubishi Electric Corp | メモリ装置 |
-
1986
- 1986-09-10 JP JP61214679A patent/JPS6368948A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5730900B2 (ja) * | 1978-03-02 | 1982-07-01 | ||
JPS58211254A (ja) * | 1982-06-03 | 1983-12-08 | Nec Corp | 蓄積プログラム制御方式 |
JPS5996600A (ja) * | 1982-11-24 | 1984-06-04 | Mitsubishi Electric Corp | メモリ装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08235026A (ja) * | 1995-03-01 | 1996-09-13 | Nec Corp | Cpu動作異常検出システム |
US7079429B2 (en) | 2003-12-04 | 2006-07-18 | Sharp Kabushiki Kaisha | Semiconductor memory device |
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