JPH06103171A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH06103171A JPH06103171A JP4251739A JP25173992A JPH06103171A JP H06103171 A JPH06103171 A JP H06103171A JP 4251739 A JP4251739 A JP 4251739A JP 25173992 A JP25173992 A JP 25173992A JP H06103171 A JPH06103171 A JP H06103171A
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- Japan
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- signal
- memory
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Abstract
(57)【要約】
【目的】 記憶領域上に自由な再書き込みからデータを
保護することが可能な記憶装置を提供することである。 【構成】 記憶装置に、任意のアドレスに記憶されたデ
ータの状態によって当該アドレスへのデータの書き込み
制御を行う制御手段を設ける。
保護することが可能な記憶装置を提供することである。 【構成】 記憶装置に、任意のアドレスに記憶されたデ
ータの状態によって当該アドレスへのデータの書き込み
制御を行う制御手段を設ける。
Description
【0001】
【産業上の利用分野】本発明は、半導体メモリや磁気デ
ィスクなどで構成される記憶装置に関する。
ィスクなどで構成される記憶装置に関する。
【0002】
【従来の技術】CPUを搭載した電子機器は、データを
記憶保持するための記憶装置を備えている。この記憶装
置には、CPUのプログラム、処理中のデータ、画像デ
ータなどが記憶される。さて、例えば複数のCPUを有
するような複雑化したシステムでは、記憶装置を共用す
るようにしてコストアップを防ぐようにしている。この
ような場合、一方のCPUにとって書き換えられて困る
データが他方のCPUによって書き換えられてしまうこ
とも考えられ、データの保護は重要な課題である。又、
1つのCPUで記憶装置に蓄積されたデータをファイル
管理するような場合に、任意のファイルデータの格納ア
ドレスの値やファイルの大きさといったデータが書き換
えられてしまうと、そのファイルデータのアクセスが出
来なくなってしまうので、こうしたデータの再書き込み
による破壊は防がなければならない。即ち、記憶装置に
記憶されるデータには、絶対に書き換えられては困るも
の、一次的に書換えを禁止したいもの、随時書き換えて
もよいものが混在しており、それぞれに対応可能な記憶
装置を提供する必要がある。
記憶保持するための記憶装置を備えている。この記憶装
置には、CPUのプログラム、処理中のデータ、画像デ
ータなどが記憶される。さて、例えば複数のCPUを有
するような複雑化したシステムでは、記憶装置を共用す
るようにしてコストアップを防ぐようにしている。この
ような場合、一方のCPUにとって書き換えられて困る
データが他方のCPUによって書き換えられてしまうこ
とも考えられ、データの保護は重要な課題である。又、
1つのCPUで記憶装置に蓄積されたデータをファイル
管理するような場合に、任意のファイルデータの格納ア
ドレスの値やファイルの大きさといったデータが書き換
えられてしまうと、そのファイルデータのアクセスが出
来なくなってしまうので、こうしたデータの再書き込み
による破壊は防がなければならない。即ち、記憶装置に
記憶されるデータには、絶対に書き換えられては困るも
の、一次的に書換えを禁止したいもの、随時書き換えて
もよいものが混在しており、それぞれに対応可能な記憶
装置を提供する必要がある。
【0003】従来のこうした記憶装置の例として、特開
平2−270196号公報や特開平3−65752号公
報に開示された技術がある。前者の技術は、記憶装置内
部の記憶領域の一部のみを選択的に書き換える手段を備
え、この書換手段に制御される記憶領域については自由
にデータの書換えが行え、そうでない記憶領域について
はデータの書換えが禁止されてデータが保護されるとい
うものである。後者の技術は、記憶領域が書き込み禁止
かどうかを管理するテーブルを設けて、このテーブルに
保持された情報に応じて記憶領域のアクセスを制御しよ
うとするものである。
平2−270196号公報や特開平3−65752号公
報に開示された技術がある。前者の技術は、記憶装置内
部の記憶領域の一部のみを選択的に書き換える手段を備
え、この書換手段に制御される記憶領域については自由
にデータの書換えが行え、そうでない記憶領域について
はデータの書換えが禁止されてデータが保護されるとい
うものである。後者の技術は、記憶領域が書き込み禁止
かどうかを管理するテーブルを設けて、このテーブルに
保持された情報に応じて記憶領域のアクセスを制御しよ
うとするものである。
【0004】
【発明が解決しようとする課題】しかしながら、従来の
こうした技術には次のような問題がある。 (1)記憶領域の特定部分に専用の書き込み制御回路を
設けた場合、書き込みデータの保護される領域が特定さ
れてしまう。 (2)記憶領域の書き込み許可をテーブルで管理する場
合は、書き込み禁止、即ちデータが保護される記憶領域
の設定は自由に出来るものの、テーブルを記憶する手段
を設ける必要があり、また制御回路も複雑なものになっ
てしまう。
こうした技術には次のような問題がある。 (1)記憶領域の特定部分に専用の書き込み制御回路を
設けた場合、書き込みデータの保護される領域が特定さ
れてしまう。 (2)記憶領域の書き込み許可をテーブルで管理する場
合は、書き込み禁止、即ちデータが保護される記憶領域
の設定は自由に出来るものの、テーブルを記憶する手段
を設ける必要があり、また制御回路も複雑なものになっ
てしまう。
【0005】このように従来の技術では、簡単な構成で
任意の記憶領域(メモリアドレス空間)上に自由な再書
き込みからデータを保護することができなかった。従っ
て、本発明の目的は、記憶領域上に自由な再書き込みか
らデータを保護することが可能な記憶装置を提供するこ
とである。
任意の記憶領域(メモリアドレス空間)上に自由な再書
き込みからデータを保護することができなかった。従っ
て、本発明の目的は、記憶領域上に自由な再書き込みか
らデータを保護することが可能な記憶装置を提供するこ
とである。
【0006】
【課題を解決するための手段】本発明に係る記憶装置
は、上記目的を達成するために、任意のアドレスに記憶
されたデータの状態によって、当該アドレスへのデータ
の書き込み制御を行う制御手段を備えたことを特徴とす
る。
は、上記目的を達成するために、任意のアドレスに記憶
されたデータの状態によって、当該アドレスへのデータ
の書き込み制御を行う制御手段を備えたことを特徴とす
る。
【0007】
【作用】本発明によれば、記憶データのビットの状態に
よってそのデータへの上書きを許可するか否かを判定す
るようにしたので、記憶領域の任意のアドレスにデータ
保護領域を設定することができる。
よってそのデータへの上書きを許可するか否かを判定す
るようにしたので、記憶領域の任意のアドレスにデータ
保護領域を設定することができる。
【0008】
【実施例】以下、実施例に従って本発明を詳細に説明す
る。図1は本発明の一実施例の構成を示した図である。
1は、本発明の記憶装置のアドレスバスであり、2は、
本発明の記憶装置の外部から見たデータバスである。
る。図1は本発明の一実施例の構成を示した図である。
1は、本発明の記憶装置のアドレスバスであり、2は、
本発明の記憶装置の外部から見たデータバスである。
【0009】制御信号DSとR/Wは本発明の記憶装置
をアクセスする時に組み合わせて使用する制御信号であ
る。制御信号R/Wがハイレベルの時に制御信号DSを
ローレベルにすると、本発明による記憶装置への読み出
しアクセスが開始される。又、制御信号R/Wがローレ
ベルの時に制御信号DSをローレベルにすると、本発明
による記憶装置への書き込みアクセスが開始される。
をアクセスする時に組み合わせて使用する制御信号であ
る。制御信号R/Wがハイレベルの時に制御信号DSを
ローレベルにすると、本発明による記憶装置への読み出
しアクセスが開始される。又、制御信号R/Wがローレ
ベルの時に制御信号DSをローレベルにすると、本発明
による記憶装置への書き込みアクセスが開始される。
【0010】出力信号ACKは、本発明の記憶装置の読
み出し/書き込みアクセスが受け付けられて、読み出し
アクセス時には当該アドレスのメモリの内容が読み出さ
れてデータバス2上に出力されていることを示し、そし
て書き込みアクセス時には当該アドレスのメモリへデー
タバス2上のデータを書き込んだことを示す信号であ
る。
み出し/書き込みアクセスが受け付けられて、読み出し
アクセス時には当該アドレスのメモリの内容が読み出さ
れてデータバス2上に出力されていることを示し、そし
て書き込みアクセス時には当該アドレスのメモリへデー
タバス2上のデータを書き込んだことを示す信号であ
る。
【0011】モード信号MODEは、本発明の記憶装置
の動作を制御する信号である。この信号は、本発明によ
る記憶装置を書き込み保護モードで動作させるか否かを
決める信号で、モード信号MODEがハイレベルの時に
メモリ9の任意のアドレスに対してデータを書き込もう
とした場合、そのアドレスのデータの内容によって、当
該データをデータバス2上のデータに更新するか否かが
制御される。
の動作を制御する信号である。この信号は、本発明によ
る記憶装置を書き込み保護モードで動作させるか否かを
決める信号で、モード信号MODEがハイレベルの時に
メモリ9の任意のアドレスに対してデータを書き込もう
とした場合、そのアドレスのデータの内容によって、当
該データをデータバス2上のデータに更新するか否かが
制御される。
【0012】データ制御部3は、メモリ9から読み出さ
れたデータをデータバス2上に出力したり、モード信号
MODEの状態に応じて内部データバス5に出力すべき
書き込みデータを選択して制御するブロックである。書
き込み/読み出し制御部4は、外部からの制御信号D
S,R/W,MODEとからメモリ9の書き込み制御信
号6(WR)、メモリ9の読み出し制御信号7(R
D)、及びACK信号を生成したり、データ制御部3の
制御信号8を生成するブロックである。
れたデータをデータバス2上に出力したり、モード信号
MODEの状態に応じて内部データバス5に出力すべき
書き込みデータを選択して制御するブロックである。書
き込み/読み出し制御部4は、外部からの制御信号D
S,R/W,MODEとからメモリ9の書き込み制御信
号6(WR)、メモリ9の読み出し制御信号7(R
D)、及びACK信号を生成したり、データ制御部3の
制御信号8を生成するブロックである。
【0013】内部データバス5は、メモリ9のデータバ
スであり、メモリ9は、半導体メモリや磁気ディスクな
どで構成される。書き込み/読み出し制御部4につい
て、更に詳細に説明する。図2は書き込み/読み出し制
御部4に関わる信号のタイミングを示したものである。
図中、T1,T2サイクルは通常のメモリ読み出し/書
き込みサイクルを、T3,T4サイクルは書き込み保護
モードにおけるメモリ読み出し/書き込みサイクルを示
している。
スであり、メモリ9は、半導体メモリや磁気ディスクな
どで構成される。書き込み/読み出し制御部4につい
て、更に詳細に説明する。図2は書き込み/読み出し制
御部4に関わる信号のタイミングを示したものである。
図中、T1,T2サイクルは通常のメモリ読み出し/書
き込みサイクルを、T3,T4サイクルは書き込み保護
モードにおけるメモリ読み出し/書き込みサイクルを示
している。
【0014】T1サイクルでは、R/W信号がハイレベ
ルにあって読み出しモードが指定されており、DS信号
がローレベルにアサートされるとメモリ読み出し制御信
号RDがアサートされて所定のアドレス番地からデータ
RD0が読み出され、そのままデータバス2上へ出力さ
れる。T2サイクルでは、R/W信号ががローレベルに
あって書き込みモードが指定されており、データバス2
上のデータWR0は内部データバス5にそのまま出力さ
れる。そしてDS信号がローレベルにアサートされる
と、メモリ書き込み制御信号WRがアサートされて所定
のアドレス番地にデータWR0が書き込まれる。
ルにあって読み出しモードが指定されており、DS信号
がローレベルにアサートされるとメモリ読み出し制御信
号RDがアサートされて所定のアドレス番地からデータ
RD0が読み出され、そのままデータバス2上へ出力さ
れる。T2サイクルでは、R/W信号ががローレベルに
あって書き込みモードが指定されており、データバス2
上のデータWR0は内部データバス5にそのまま出力さ
れる。そしてDS信号がローレベルにアサートされる
と、メモリ書き込み制御信号WRがアサートされて所定
のアドレス番地にデータWR0が書き込まれる。
【0015】T3サイクルは書き込み保護モードにけお
るメモリ読み出しサイクルであり、通常のメモリ読み出
しサイクルのT1サイクルと同じである。T4サイクル
は、R/W信号がローレベルにあり、データバス2上に
書き込みデータWR1が設定されているが、最初に所定
のアドレス番地に記憶されているデータが読み出され
る。つまりDS信号がローレベルにアサートされると、
メモリ読み出し制御信号RDがアサートされて所定のア
ドレス番地からデータRD2が読み出されて一次記憶さ
れる。データRD2の読み出しが完了すると、そのビッ
トの状態が調べられる。データRD2が書き込み保護さ
れるべきデータである場合は、内部データバス5にはデ
ータRD2を出力した上でメモリ書き込み制御信号WR
をアサートして以前に記憶されていたデータの再書き込
みを行う。データRD2が書き込み保護しないデータで
ある場合は、内部データバス5にはデータWR1を出力
した上でメモリ書き込み制御信号WRをアサートして所
定のアドレス番地にデータWR1が書き込まれる。一旦
メモリ9から読み出されたデータのビットの状態を調
べ、データバス2上のデータをメモリ9へ入力するの
か、あるいは読み出されデータを再度メモリ9へ入力す
るのかは、データ制御部3で行われる。
るメモリ読み出しサイクルであり、通常のメモリ読み出
しサイクルのT1サイクルと同じである。T4サイクル
は、R/W信号がローレベルにあり、データバス2上に
書き込みデータWR1が設定されているが、最初に所定
のアドレス番地に記憶されているデータが読み出され
る。つまりDS信号がローレベルにアサートされると、
メモリ読み出し制御信号RDがアサートされて所定のア
ドレス番地からデータRD2が読み出されて一次記憶さ
れる。データRD2の読み出しが完了すると、そのビッ
トの状態が調べられる。データRD2が書き込み保護さ
れるべきデータである場合は、内部データバス5にはデ
ータRD2を出力した上でメモリ書き込み制御信号WR
をアサートして以前に記憶されていたデータの再書き込
みを行う。データRD2が書き込み保護しないデータで
ある場合は、内部データバス5にはデータWR1を出力
した上でメモリ書き込み制御信号WRをアサートして所
定のアドレス番地にデータWR1が書き込まれる。一旦
メモリ9から読み出されたデータのビットの状態を調
べ、データバス2上のデータをメモリ9へ入力するの
か、あるいは読み出されデータを再度メモリ9へ入力す
るのかは、データ制御部3で行われる。
【0016】次に、データ制御部3について更に詳細に
説明する。図3はデータ制御部3を示した図である。デ
ータバス2と内部データバス5は、それぞれ3ステート
バッファ14a,14bと3ステートバッファ15a,
15bによって入力と出力が分離されている。書き込み
/読み出し制御部4からの制御信号8は、ここではモー
ド信号MODEとメモリ読み出し制御信号RDに相当し
ている。
説明する。図3はデータ制御部3を示した図である。デ
ータバス2と内部データバス5は、それぞれ3ステート
バッファ14a,14bと3ステートバッファ15a,
15bによって入力と出力が分離されている。書き込み
/読み出し制御部4からの制御信号8は、ここではモー
ド信号MODEとメモリ読み出し制御信号RDに相当し
ている。
【0017】セレクタ10は、選択制御信号SELがロ
ーレベルの時には入力信号Aを、選択制御信号SELが
ハイレベルの時には入力信号Bをそれぞれ選択して出力
する。従って、モード信号MODEがローレベルの時は
NANDゲート13の出力が常にハイレベルであるの
で、3ステートバッファ14aを介してデータバス2上
のデータが選択され、3ステートバッファ15aを介し
て内部データバス5に出力される。
ーレベルの時には入力信号Aを、選択制御信号SELが
ハイレベルの時には入力信号Bをそれぞれ選択して出力
する。従って、モード信号MODEがローレベルの時は
NANDゲート13の出力が常にハイレベルであるの
で、3ステートバッファ14aを介してデータバス2上
のデータが選択され、3ステートバッファ15aを介し
て内部データバス5に出力される。
【0018】メモリ読み出しサイクルでは、メモリ9か
ら読み出されたデータは3ステートバッファ15bを介
してラッチ回路11に入り、メモリ読み出し制御信号R
Dの立ち上がりエッジでラッチ回路11に書き込まれ
る。ラッチ回路11の出力信号16は、3ステートバッ
ファ14bを介してデータバス2上へ出力される。モー
ド信号MODEがハイレベル、即ち書き込み保護モード
の時のメモリ書き込みサイクルでは、前述のように一旦
メモリ9から読み出されたデータはラッチ回路11に一
次記憶される。ラッチ回路11に一次記憶されたデータ
はデータ分析部12でビットの状態が調べられ、その内
容が書き込み保護を示していた場合はデータ分析12は
ハイレベルの信号を出力する。この時NANDゲート1
3の出力はローレベルになるので、内部データバス5へ
のセレクタ10の出力はラッチ回路11に一次記憶され
ているデータとなる。従って、メモリ9の当該アドレス
へのデータ書き込みは、そのアドレスに記憶されていた
内容がそのまま再書き込みされ、データバス2から入力
したデータは無視される。即ち、当該アドレスへのデー
タ上書きが保護されたことになる。
ら読み出されたデータは3ステートバッファ15bを介
してラッチ回路11に入り、メモリ読み出し制御信号R
Dの立ち上がりエッジでラッチ回路11に書き込まれ
る。ラッチ回路11の出力信号16は、3ステートバッ
ファ14bを介してデータバス2上へ出力される。モー
ド信号MODEがハイレベル、即ち書き込み保護モード
の時のメモリ書き込みサイクルでは、前述のように一旦
メモリ9から読み出されたデータはラッチ回路11に一
次記憶される。ラッチ回路11に一次記憶されたデータ
はデータ分析部12でビットの状態が調べられ、その内
容が書き込み保護を示していた場合はデータ分析12は
ハイレベルの信号を出力する。この時NANDゲート1
3の出力はローレベルになるので、内部データバス5へ
のセレクタ10の出力はラッチ回路11に一次記憶され
ているデータとなる。従って、メモリ9の当該アドレス
へのデータ書き込みは、そのアドレスに記憶されていた
内容がそのまま再書き込みされ、データバス2から入力
したデータは無視される。即ち、当該アドレスへのデー
タ上書きが保護されたことになる。
【0019】データ分析部12は、ラッチ回路11に一
次記憶されたデータのビットパターンと、所定の基準ビ
ットパターンとの一致比較を行う。比較される基準ビッ
トパターンの一例を図4に示す。図4(a)は特定ビッ
ト(最上位ビット15)が“1”の時にそのデータが書
き込み保護される例を、図4(b)は上位4ビット(ビ
ット12〜ビット15)が“0111”という特定パタ
ーンの時にそのデータが書き込み保護される例をそれぞ
れ示している。いずれの場合でもデータ分析部12は簡
単な組合せ論理回路で構成することが可能である。
次記憶されたデータのビットパターンと、所定の基準ビ
ットパターンとの一致比較を行う。比較される基準ビッ
トパターンの一例を図4に示す。図4(a)は特定ビッ
ト(最上位ビット15)が“1”の時にそのデータが書
き込み保護される例を、図4(b)は上位4ビット(ビ
ット12〜ビット15)が“0111”という特定パタ
ーンの時にそのデータが書き込み保護される例をそれぞ
れ示している。いずれの場合でもデータ分析部12は簡
単な組合せ論理回路で構成することが可能である。
【0020】本発明による記憶装置に書き込み保護した
いアドレスにデータを書き込むには、モード信号MOD
Eをローレベルにしてから所定のアドレスにデータ書き
込みを行えばよい。そして書き込みが終了した後にモー
ド信号MODEをハイレベルにすれば、当該アドレスへ
のデータ書き込みは行われない。実施例はメモリ9とし
てスタチックRAMを想定して説明しているが、ダイナ
ミックRAMであってもよいし、ハードディスクのよう
な磁気記憶装置であってもよいことは明らかであろう。
いアドレスにデータを書き込むには、モード信号MOD
Eをローレベルにしてから所定のアドレスにデータ書き
込みを行えばよい。そして書き込みが終了した後にモー
ド信号MODEをハイレベルにすれば、当該アドレスへ
のデータ書き込みは行われない。実施例はメモリ9とし
てスタチックRAMを想定して説明しているが、ダイナ
ミックRAMであってもよいし、ハードディスクのよう
な磁気記憶装置であってもよいことは明らかであろう。
【0021】
【発明の効果】以上説明してきたように、本発明によれ
ば記憶データのビットの状態によってそのデータへの上
書きを許可するか否かを判定するようにしたので、記憶
領域の任意のアドレスにデータ保護領域を設定すること
ができるという効果がある。
ば記憶データのビットの状態によってそのデータへの上
書きを許可するか否かを判定するようにしたので、記憶
領域の任意のアドレスにデータ保護領域を設定すること
ができるという効果がある。
【図1】本発明の一実施例の構成を示した図である。
【図2】書き込み読み出し制御部に関する信号のタイミ
ングを示した図である。
ングを示した図である。
【図3】データ制御部を示す図である。
【図4】比較される基準ビットパターンの一例を示した
図である。
図である。
1 アドレスバス 2 データバス 3 データ制御部 4 書き込み/読み出し制御部 5 内部データバス 6 メモリ書き込み制御信号 7 メモリ読み出し制御信号 8 データ制御部3の制御信号 9 メモリ 10 セレクタ 11 ラッチ回路 12 データ分析部 13 NANDゲート 14a,14b,15a,15b 3ステートバッファ 16 ラッチ回路11の出力信号
Claims (2)
- 【請求項1】 任意のアドレスに記憶されたデータの状
態によって、当該アドレスへのデータの書き込み制御を
行う制御手段を備えたことを特徴とする記憶装置。 - 【請求項2】 任意のアドレスに書き込む第1のデータ
と、当該アドレスに記憶されていた第2のデータとか
ら、前記第2のデータの内容に応じて当該アドレスに書
き込むべきデータを選択して書き込む制御手段を備えた
ことを特徴とする記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4251739A JPH06103171A (ja) | 1992-09-22 | 1992-09-22 | 記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4251739A JPH06103171A (ja) | 1992-09-22 | 1992-09-22 | 記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06103171A true JPH06103171A (ja) | 1994-04-15 |
Family
ID=17227219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4251739A Pending JPH06103171A (ja) | 1992-09-22 | 1992-09-22 | 記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06103171A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001061503A1 (en) * | 2000-02-16 | 2001-08-23 | Fujitsu Limited | Nonvolatile memory |
US6954274B2 (en) | 2001-03-30 | 2005-10-11 | Nec Electronics Corporation | Method of inspecting semiconductor integrated circuit which can quickly measure a cubic body |
-
1992
- 1992-09-22 JP JP4251739A patent/JPH06103171A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001061503A1 (en) * | 2000-02-16 | 2001-08-23 | Fujitsu Limited | Nonvolatile memory |
US6954274B2 (en) | 2001-03-30 | 2005-10-11 | Nec Electronics Corporation | Method of inspecting semiconductor integrated circuit which can quickly measure a cubic body |
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