JPS6365660A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6365660A JPS6365660A JP21021986A JP21021986A JPS6365660A JP S6365660 A JPS6365660 A JP S6365660A JP 21021986 A JP21021986 A JP 21021986A JP 21021986 A JP21021986 A JP 21021986A JP S6365660 A JPS6365660 A JP S6365660A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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-
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にソケッ１〜．
プリント配線−板上に実装する際の位置決め、極性表示
及び放熱機能を有するリードを設けてなる半導体集積回
路装置に関する。
プリント配線−板上に実装する際の位置決め、極性表示
及び放熱機能を有するリードを設けてなる半導体集積回
路装置に関する。
第５図、第６図はそれぞれ従来の半導体集積回路装置の
第１．第２の例を示す図で、（ａ）は平面図、（ｂンは
側面図、第７図、第８図は第５図第６図に使用したリー
ドフレームの一例を示す平面図、中間工程を示す平面図
である９ 従来、この種の半導体集積回路装置は概ね第５．６図に
示す外形形状を有しており、これに用いるリードフレー
ムｌは第７図に示すものであり、モニルド封止後、吊り
ピン６以外のり一ド２を切断して第８図に示す状態とし
、さらにリード処理によりコネクタ実装用、プリント配
線基板実装用とし、てそれぞれ第５図、第６図の形状を
得、極性表示等はモールド外形形状又は捺印等により行
われていた。
第１．第２の例を示す図で、（ａ）は平面図、（ｂンは
側面図、第７図、第８図は第５図第６図に使用したリー
ドフレームの一例を示す平面図、中間工程を示す平面図
である９ 従来、この種の半導体集積回路装置は概ね第５．６図に
示す外形形状を有しており、これに用いるリードフレー
ムｌは第７図に示すものであり、モニルド封止後、吊り
ピン６以外のり一ド２を切断して第８図に示す状態とし
、さらにリード処理によりコネクタ実装用、プリント配
線基板実装用とし、てそれぞれ第５図、第６図の形状を
得、極性表示等はモールド外形形状又は捺印等により行
われていた。
上述した従来の半導体集積回路装置において、電気的特
性試験を行う際は、リードフレーム１外枠の位置決め穴
８ａ、〜８Ｃ等による位置決め機構を利用しているので
、吊りビン６を残したり一ド２の切Ｉｒ後（つまり第８
図に示す状態）においてのみ、リードフレーム１外枠の
位置決め穴８ａ。
性試験を行う際は、リードフレーム１外枠の位置決め穴
８ａ、〜８Ｃ等による位置決め機構を利用しているので
、吊りビン６を残したり一ド２の切Ｉｒ後（つまり第８
図に示す状態）においてのみ、リードフレーム１外枠の
位置決め穴８ａ。
〜８Ｃを用いてコネクタの接触端子に正確に接触させる
ことができるが、リードフレーム１外枠から半導体集積
回路装置を切断・分離した第５図。
ことができるが、リードフレーム１外枠から半導体集積
回路装置を切断・分離した第５図。
第６図に示す形状では、もはや位置決めする方法がなく
、コネクタの接触端子にリードを正確に接触させること
ができないばかりでなく、プリント配線基板への実装に
おいても、配線パターンに正確な位置決めに基づく半田
付は実装ができない欠点があり、さらに熱抵抗が比較的
大きいという欠点がある。
、コネクタの接触端子にリードを正確に接触させること
ができないばかりでなく、プリント配線基板への実装に
おいても、配線パターンに正確な位置決めに基づく半田
付は実装ができない欠点があり、さらに熱抵抗が比較的
大きいという欠点がある。
本発明の目的は、リードフレームから切断・分離した形
状の半導体集積回路装置においても、コネクタの接触端
子、プリント配線基板の配線パターンに正確に接触させ
ることが可能なリードの位置決め機構を有する半導体集
積回路装置を提供することにある。
状の半導体集積回路装置においても、コネクタの接触端
子、プリント配線基板の配線パターンに正確に接触させ
ることが可能なリードの位置決め機構を有する半導体集
積回路装置を提供することにある。
本発明のフラットパック型半導体集積回路装置において
、入出力信号、電源リードの端子列に機械的位置決め、
極性を示す１ビン表示の目視的位置決め及び半導体集積
回路チップの放熱等の機能を有するリード端子を設けて
なる構成を有している。
、入出力信号、電源リードの端子列に機械的位置決め、
極性を示す１ビン表示の目視的位置決め及び半導体集積
回路チップの放熱等の機能を有するリード端子を設けて
なる構成を有している。
次に、本発明について図面を貧照して説明する。第１図
（ａ）、（ｂ）はそれぞれ本発明の半導体集積回路装置
の一実施例を示す平面図、（ｍ面図、第３図、第４図は
第１図の実施例に使用したリードフレームの一例を示す
平面図、中間工程を示す平面図である。
（ａ）、（ｂ）はそれぞれ本発明の半導体集積回路装置
の一実施例を示す平面図、（ｍ面図、第３図、第４図は
第１図の実施例に使用したリードフレームの一例を示す
平面図、中間工程を示す平面図である。
同図において、リードフレーム１は鉄・ニッケル合金、
コバール合金などからなる厚さ０．１５１程度の金属板
で、プレスあるいはエツチング加工で作成され、半導体
集積回路チップをマウン１〜するアイランド５．半導体
集積回路チップの外部端子となるリード２．半導体集積
回路チップに基板電圧を与える吊りビン６１位置決め・
放熱端子３ａ、：３ｂ、３ｃ及び１ビン表示（極性表示
）・放熱端子４により構成されている。
コバール合金などからなる厚さ０．１５１程度の金属板
で、プレスあるいはエツチング加工で作成され、半導体
集積回路チップをマウン１〜するアイランド５．半導体
集積回路チップの外部端子となるリード２．半導体集積
回路チップに基板電圧を与える吊りビン６１位置決め・
放熱端子３ａ、：３ｂ、３ｃ及び１ビン表示（極性表示
）・放熱端子４により構成されている。
なお、リードフレーム１の形状は他にも色々考えられ、
第３図に示したものに限るものではない。
第３図に示したものに限るものではない。
第４図は第３図に示したリードフレーム１のアイランド
５上に半導体集積回路チップをマウントし、リード２と
半導体集積回路チップの入出力パッド間を金線などの金
属ワイヤを用いて、ボンディング接続した後、プラスチ
ック樹脂７でモールド封止した形状を示している。
５上に半導体集積回路チップをマウントし、リード２と
半導体集積回路チップの入出力パッド間を金線などの金
属ワイヤを用いて、ボンディング接続した後、プラスチ
ック樹脂７でモールド封止した形状を示している。
さらに、リードフレーム１の外枠を切断・分離後リード
処理をすれば本実施例の完成品として第１図（ａ＞、（
ｂ）に示すものが得られる。
処理をすれば本実施例の完成品として第１図（ａ＞、（
ｂ）に示すものが得られる。
なお、本実施例で用いる半導体集積回路装置のモールド
パッケージ組立方法は公知の方法である。
パッケージ組立方法は公知の方法である。
以上説明したように本実施例では、第７図に示した従来
のリードフレーム１における吊りビン６に位置決め穴と
１ピン表示穴の機能を持たせることにより、半導体集積
回路装置をリードフレーム外枠から切断・分離しても、
正確な位置決めが可能となる。
のリードフレーム１における吊りビン６に位置決め穴と
１ピン表示穴の機能を持たせることにより、半導体集積
回路装置をリードフレーム外枠から切断・分離しても、
正確な位置決めが可能となる。
次に第２図（ａ＞および（ｂ）、（Ｃ）はそれぞれ本発
明の半導体集積回路装置の他の実施例を示ず平面図およ
び側面図である。
明の半導体集積回路装置の他の実施例を示ず平面図およ
び側面図である。
第１図に示した実施例はコネクタに最適なリード形状で
あるのに対して、第２図に示した実施例はリード２′の
処理を変えることによりプリント配線基板への実装に最
適な形状とすることが可能となり、第２図（ｂ）に示し
たものはプリント配線基板上に位置決め用のガイドビン
を立てる場合に、また第２図（Ｃ）に示したものはプリ
ント配線基板に位置決め用ガイド穴を設ける場合にそれ
ぞれ最適なリード形状となっている。
あるのに対して、第２図に示した実施例はリード２′の
処理を変えることによりプリント配線基板への実装に最
適な形状とすることが可能となり、第２図（ｂ）に示し
たものはプリント配線基板上に位置決め用のガイドビン
を立てる場合に、また第２図（Ｃ）に示したものはプリ
ント配線基板に位置決め用ガイド穴を設ける場合にそれ
ぞれ最適なリード形状となっている。
以上説明したように本発明は、従来の半導体集積回路装
置には無かったリードによる位置決め機能を設けること
により、従来の問題点となっていた吊りビンだけを残し
てリード切断・分離後、リードフレーム外枠の位置決め
穴を使用して電気的特性試験をする第６図に示す形状の
工程を省略することか可能となる。また、半導体集積回
路装置のプリント配線基板上への実装においてもリード
とプリント配線パターンへの正確な位置決めによる半田
付は実装が可能となる。さらに、位置決め端子と１ビン
表示端子の形状を工夫することにより、モールドパッケ
ージ全体の熱抵抗が小さくなるので、半導体集積回路チ
ップの放熱性が一層良くなるなど多くの効果がある。
置には無かったリードによる位置決め機能を設けること
により、従来の問題点となっていた吊りビンだけを残し
てリード切断・分離後、リードフレーム外枠の位置決め
穴を使用して電気的特性試験をする第６図に示す形状の
工程を省略することか可能となる。また、半導体集積回
路装置のプリント配線基板上への実装においてもリード
とプリント配線パターンへの正確な位置決めによる半田
付は実装が可能となる。さらに、位置決め端子と１ビン
表示端子の形状を工夫することにより、モールドパッケ
ージ全体の熱抵抗が小さくなるので、半導体集積回路チ
ップの放熱性が一層良くなるなど多くの効果がある。
第１図（ａ＞、（）））はそれぞれ本発明の半導体集積
回路装置の一実施例を示す平面図、側面図、第２図（ａ
＞および（ｂ）、（Ｃ）はそれぞれ本発明の半導体集積
回路装置の他の実施例を示す平面図および側面図、第３
図、第４図は第１図の実施例に使用したリードフレーム
の一例を示す平面図、中間工程を示す平面図、第５図、
第６図はそれぞれ従来の半導体集積回路装置の第１．第
′ ２の例を示す図で、（ａ＞は平面図、（ｂ）は側面
図、第７図、第８図は第５図、第６図に使用したリード
フレームの一例を示す平面図、中間工程を示す平面図で
ある。 １・・・リードフレーム、２．２′・・・リード、３ａ
。 ３ｂ、３ｃ、３ｃ’・・・位置決め・放熱端子、４゜４
′・・・１ビン表示・放熱端子、５・・・アイランド、
６・・・吊りビン、７・・・プラスチック樹脂、８ａ、
〜８ｃ・・・位置決め穴、９・・・１ビン表示穴。 ＼Ｎ−，ノ 第１図 牛２図 ＜（Ｌ） （α２ｃｂ
） （
ｂノリード′）Ｌ−４ 牛４図
回路装置の一実施例を示す平面図、側面図、第２図（ａ
＞および（ｂ）、（Ｃ）はそれぞれ本発明の半導体集積
回路装置の他の実施例を示す平面図および側面図、第３
図、第４図は第１図の実施例に使用したリードフレーム
の一例を示す平面図、中間工程を示す平面図、第５図、
第６図はそれぞれ従来の半導体集積回路装置の第１．第
′ ２の例を示す図で、（ａ＞は平面図、（ｂ）は側面
図、第７図、第８図は第５図、第６図に使用したリード
フレームの一例を示す平面図、中間工程を示す平面図で
ある。 １・・・リードフレーム、２．２′・・・リード、３ａ
。 ３ｂ、３ｃ、３ｃ’・・・位置決め・放熱端子、４゜４
′・・・１ビン表示・放熱端子、５・・・アイランド、
６・・・吊りビン、７・・・プラスチック樹脂、８ａ、
〜８ｃ・・・位置決め穴、９・・・１ビン表示穴。 ＼Ｎ−，ノ 第１図 牛２図 ＜（Ｌ） （α２ｃｂ
） （
ｂノリード′）Ｌ−４ 牛４図
Claims (1)
- フラットパック型半導体集積回路装置において、入出力
信号、電源リードの端子列に機械的位置決め、極性を示
す１ピン表示の目視的位置決め及び半導体集積回路チッ
プの放熱等の機能を有するリード端子を設けてなること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21021986A JPS6365660A (ja) | 1986-09-05 | 1986-09-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21021986A JPS6365660A (ja) | 1986-09-05 | 1986-09-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6365660A true JPS6365660A (ja) | 1988-03-24 |
Family
ID=16585757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21021986A Pending JPS6365660A (ja) | 1986-09-05 | 1986-09-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6365660A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04164357A (ja) * | 1990-10-29 | 1992-06-10 | Nec Corp | 半導体装置用リードフレーム |
| US5521427A (en) * | 1992-12-18 | 1996-05-28 | Lsi Logic Corporation | Printed wiring board mounted semiconductor device having leadframe with alignment feature |
| JP2005093616A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5471571A (en) * | 1977-11-17 | 1979-06-08 | Nec Corp | Semiconductor device and production of the same |
| JPS57106061A (en) * | 1980-12-24 | 1982-07-01 | Toshiba Corp | Semiconductor integrated circuit device |
-
1986
- 1986-09-05 JP JP21021986A patent/JPS6365660A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5471571A (en) * | 1977-11-17 | 1979-06-08 | Nec Corp | Semiconductor device and production of the same |
| JPS57106061A (en) * | 1980-12-24 | 1982-07-01 | Toshiba Corp | Semiconductor integrated circuit device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04164357A (ja) * | 1990-10-29 | 1992-06-10 | Nec Corp | 半導体装置用リードフレーム |
| US5521427A (en) * | 1992-12-18 | 1996-05-28 | Lsi Logic Corporation | Printed wiring board mounted semiconductor device having leadframe with alignment feature |
| US5643835A (en) * | 1992-12-18 | 1997-07-01 | Lsi Logic Corporation | Process for manufacturing and mounting a semiconductor device leadframe having alignment tabs |
| JP2005093616A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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