JPS6358972A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概要〕
ＦＥＴのソース、ドレイン領域形成のためイオン注入工
程を２回にわけ、１回目は低濃度に、かつゲート電極の
側面直下にとどく領域に、２回目はエッチバックにより
形成した絶縁層を通して高濃°ノ２−ラ
度に行うことによ虎、な紛らかな不純物分布を有するソ
ース、ドレイン領域を形成し、ホットキャリア効果を緩
和する。[Detailed Description of the Invention] [Summary] The ion implantation process is divided into two steps to form the source and drain regions of the FET. By performing this process at a high concentration through the insulating layer formed by backing, source and drain regions having a clear impurity distribution are formed and the hot carrier effect is alleviated.
本発明は半導体装置の製造方法、とくにオフセント構造
のソース、ドレイン領域を存するＦＥＴの形成方法に関
する。The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of forming a FET having source and drain regions having an offset structure.
ＭＯ３集積回路を構成するＦＥＴは微細化にともないソ
ース、ドレイン領域の接合界面における電界集中により
発生したホットキャリアによりＦＥＴのしきい値電圧が
不安定になり、あるいは寿命を短くする等の障害を起こ
す、いわゆるホットキャリア効果が問題になってきた。With the miniaturization of FETs that make up MO3 integrated circuits, hot carriers generated by electric field concentration at the junction interface between the source and drain regions can cause problems such as destabilizing the FET's threshold voltage or shortening its lifetime. , the so-called hot carrier effect has become a problem.
このための対策として、ソース、ドレイン領域の深さを
オフセット構造とよばれる２段構造にしてＬＤＤ（Ｌｉ
ｇｈｔｌｙ Ｄｏｓｅｄ Ｄｒａｉｎ）構造や、拡散係
数の異なる２種類の不純物イオンを注入して活性化した
ＤＤＤ（Ｄｏｕｂｌｅ Ｄｏｓｅｄ Ｄｒａｉｎ）構造
等がある。As a countermeasure for this, the depth of the source and drain regions is changed to a two-stage structure called an offset structure to create an LDD (Li
There is a DDD (Double Dosed Drain) structure, which is activated by implanting two types of impurity ions with different diffusion coefficients, and the like.
従来技術を本発明と対比するために、ＬＤＤ構造の従来
例による形成方法を説明する。In order to compare the prior art with the present invention, a conventional method of forming an LDD structure will be described.
第３図（１１〜（４）は従来例によるＬＤＤ構造の形成
を説明する断面図である。FIGS. 3(11-4) are cross-sectional views illustrating the formation of an LDD structure according to a conventional example.
第３図（１）において、半導体基板１としてｐ−Ｓｉ基
板を用い、ＦＥＴ形成領域を画定し、かつ素子分離を行
うフィールド絶縁層として熱酸化により５ｉＯ１Ｎ２を
形成する。In FIG. 3(1), a p-Si substrate is used as the semiconductor substrate 1, and 5iO1N2 is formed by thermal oxidation as a field insulating layer that defines an FET formation region and performs element isolation.
つぎに、素子形成領域上にゲート絶縁層として熱酸化に
よりＳｉＯ□層３を形成する。Next, a SiO□ layer 3 is formed as a gate insulating layer on the element formation region by thermal oxidation.
この上に、通常のりソグラフィを用いて多結晶珪素（ポ
リＳｉ）層よりなるゲート電極４を形成する。A gate electrode 4 made of a polycrystalline silicon (poly-Si) layer is formed thereon using ordinary lithography.
つぎに、ゲート電極４と素子形成部を開口したレジスト
パターン５をマスクにしてｎ型不純物として、例えば砒
素（Ａｓ）、Ｗ（Ｐ）等のイオンを注入してｎ型の低濃
度のソース、ドレイン領域６．７を形成する。Next, using the resist pattern 5 with openings for the gate electrode 4 and the element forming area as a mask, ions such as arsenic (As) and W (P) are implanted as n-type impurities to form an n-type low concentration source. A drain region 6.7 is formed.
第３図（２）において、ゲート電極４を覆って基板全面
に絶縁層として気相成長（ＣＶＤ）による５ｉＯｚＪ３
８Ａ’を成長する。In FIG. 3 (2), 5iOzJ3 is deposited by vapor phase growth (CVD) as an insulating layer on the entire surface of the substrate, covering the gate electrode 4.
Grow 8A'.
第３図（３）において、ＳｉＯ□層８Ａ’をリアクティ
ブイオンエツチング（ＲＩＥ）を用いて垂直方向に優勢
な異方性エツチングし、ゲート電極４のパターン側面に
Ｓｉｎｇの側壁８Ａ’−１，８Ａ ’ −２を形成する
。In FIG. 3(3), the SiO□ layer 8A' is anisotropically etched with a predominance in the vertical direction using reactive ion etching (RIE), and the sidewalls 8A'-1 of the Sing are formed on the patterned sides of the gate electrode 4. 8A'-2 is formed.
つぎに、ゲート電極４と、側壁８Ａ’−１，８＾′−２
と、素子形成部を開口したレジストパターン９とをマス
クにしてｎ型不純物として、例えばＡ３％Ｐ等のイオン
を注入してｎ型の高濃度のソース、ドレイン領域１０．
１１を形成する。Next, the gate electrode 4 and the side walls 8A'-1, 8^'-2
Using the resist pattern 9 with an opening in the element formation area as a mask, ions such as A3%P are implanted as an n-type impurity into the n-type high concentration source and drain regions 10.
11 is formed.
第３図（４）において、眉間絶縁層としてＣＶＤによる
燐珪酸ガラス（ＰＳＧ）層８Ｂ’を成長する。In FIG. 3(4), a phosphosilicate glass (PSG) layer 8B' is grown by CVD as an insulating layer between the eyebrows.
この後は通常の工程により、コンタクト位置にＰＳＧ
ｊｉ８Ｂ ’を開口し、集積回路を形成する。After this, PSG is applied to the contact position using the normal process.
ji8B' is opened to form an integrated circuit.
従来のＬＤＤ構造の形成では、ｐｓｃ層８Ｂ’の開口部
の段差被覆をよくするためにＰＳＧをメルトすることが
必要である。このための加熱により、ソース、ドレイン
領域６．７が深くなってしまい、シャロウ化を阻害して
いた。In the formation of a conventional LDD structure, it is necessary to melt PSG in order to improve the step coverage of the opening of the psc layer 8B'. Due to this heating, the source and drain regions 6.7 become deep, which inhibits shallowing.
また、ＰＳＧｉｉ８Ｂ’はメルトによる開口部のりフロ
ーをよくするためにＦＳ？ａ度を下げることができない
。そのためしばしば燐酸の生成に起因するデバイスの信
顛性の低下が問題になった。Also, PSGii8B' uses FS to improve the flow of glue at the opening due to melting. I can't lower my degree. As a result, the reliability of devices often deteriorates due to the formation of phosphoric acid.
上記問題点の解決は、−導電型半導体基板上に被着した
ゲート絶縁層上にゲート電極を形成し、該ゲート電極を
マスクにして基板内に他導電型不純物イオンを注入する
第１のイオン注入工程と、該ゲート電極を覆って絶縁層
を被着し、該絶縁層をエッチバックして該ゲート電極の
側面において該絶縁層表面に斜面を形成する工程と、該
ゲート電極をマスクにし、かつ該絶縁層を通して基板内
に他導電型不純物イオンを該第１のイオン注入より高濃
度に注入する第２のイオン注入工程
とを含む半導体装置の製造方法により達成される。The solution to the above problem is to: - form a gate electrode on a gate insulating layer deposited on a conductivity type semiconductor substrate, and implant impurity ions of another conductivity type into the substrate using the gate electrode as a mask; an implantation step; depositing an insulating layer over the gate electrode; etching back the insulating layer to form a slope on the surface of the insulating layer on a side surface of the gate electrode; using the gate electrode as a mask; and a second ion implantation step of implanting impurity ions of a different conductivity type into the substrate through the insulating layer at a higher concentration than the first ion implantation.
本発明は絶縁層をエッチバックによりゲート電極両側に
おいてその表面に斜面を有する絶縁層をを形成し、これ
を通して不純物イオンを注入してオフセット構造のソー
ス、ドレイン領域を形成するものである。In the present invention, an insulating layer having a sloped surface on both sides of the gate electrode is formed by etching back the insulating layer, and impurity ions are implanted through the insulating layer to form source and drain regions having an offset structure.
従って、絶縁層は従来の側壁形成方法のように一旦除去
する必要はな（、そのまま層間絶縁層として用いること
ができ、また急峻な段差がないため、絶縁層のメルトを
省略でき、かつ基板は平坦化されて次工程のりソグラフ
ィ精度を向上することができる。Therefore, unlike the conventional sidewall forming method, the insulating layer does not need to be removed once (it can be used as it is as an interlayer insulating layer, and since there are no steep steps, melting of the insulating layer can be omitted, and the substrate is It is possible to improve the accuracy of lithography in the next process by being flattened.
第１図（１１〜（４）は本発明によるＬ［ｌＤ構造の形
成を説明する断面図である。FIG. 1 (11-(4)) are cross-sectional views illustrating the formation of the L[lD structure according to the present invention.
第１図（１１において、半導体基板１としてｐ−Ｓｉ基
板を用い、フィールド絶縁層として熱酸化によりＳｉＯ
□層２を形成する。In FIG. 1 (11), a p-Si substrate is used as the semiconductor substrate 1, and SiO2 is used as the field insulating layer by thermal oxidation.
□ Form layer 2.
つぎに、素子形成領域上にゲート絶縁層として熱酸化に
より厚さ５００人のＳｉＯ□層３を形成し、この上に厚
さ４０００人のポリＳｉ層よりなるゲート電極４を形成
する。Next, a 500-thick SiO□ layer 3 is formed as a gate insulating layer on the element formation region by thermal oxidation, and a gate electrode 4 made of a 4000-thick poly-Si layer is formed thereon.
つき゛に、ゲート電極４と素子形成部を開口したレジス
トパターン５をマスクにしてｎ型不純物のイオンを注入
してｎ型の低濃度の浅いソース、ドレイン領域６．７を
形成する。At this time, n-type impurity ions are implanted using the resist pattern 5 with openings for the gate electrode 4 and the element forming area as a mask to form n-type low concentration shallow source and drain regions 6.7.
イオンの注入条件は、Ａｓイオン、エネルギ７０ＫｅＶ
％ ドーズ量１０１１０ｌ４”、活性化温度１０００
℃である。Ion implantation conditions were As ions, energy 70KeV.
% Dose amount 10110l4”, activation temperature 1000
It is ℃.
第１図（２）において、ゲート電極４を覆って基板全面
に絶縁層としてＣＶＤによる厚さ５００〜２０００人の
５ｉＯｚ層８Ａと、ＣＶＤによる厚さ２０００〜３００
０人のＰＳＧ層８Ｂとを成長する。In FIG. 1 (2), a 5iOz layer 8A with a thickness of 500 to 2000 by CVD is formed as an insulating layer on the entire surface of the substrate covering the gate electrode 4, and a 5iOz layer 8A with a thickness of 2000 to 3000 by CVD is formed on the entire surface of the substrate.
Grow 0 PSG layer 8B.
絶縁層は１層でもよいが、実施例ではエッチバックの制
御性を補うため、下地にＣＣＶＤ−３ｉｎ層８Ａを−様
な厚さに成長した。この層の厚さを制御することにより
、ＬＤＤ構造の不純物分布を制御することができる。Although a single insulating layer may be used, in the example, a CCVD-3in layer 8A was grown to a thickness similar to that of the base layer in order to supplement the controllability of etchback. By controlling the thickness of this layer, the impurity distribution of the LDD structure can be controlled.
第１図（３）において、ＰＳＧ層８Ｂをエッチバックし
てゲート電極４の両側においてＰＳＧ層８Ｂの表面に斜
面を形成し、平坦部の厚さを５００人にする。In FIG. 1(3), the PSG layer 8B is etched back to form slopes on the surface of the PSG layer 8B on both sides of the gate electrode 4, so that the thickness of the flat portion is 500 mm.
エッチバックは、エツチングガスとしてＣＦ４＋ＣＨｈ
＋Ｏｚを用い、これを０．４ Ｔｏｒｒに減圧して周波
数１３．５６ＭＨｚの電力を基板光たり３００匈加えて
行う。Etch back uses CF4+CHh as etching gas.
+Oz, the pressure is reduced to 0.4 Torr, and 300 tons of power with a frequency of 13.56 MHz is applied to the substrate light.
この条件で、ＰＳＧのエツチングレートは８６０〜２０
００人／分が得られる。Under these conditions, the etching rate of PSG is 860-20
00 people/min.
第１図（４）において、素子形成部を開口したレジスト
パターン９をマスクにして表面に斜面を有するＰＳＧ
ｉ８Ｂを通してｎ型不純物のイオンを注入してｎ型の高
濃度のソース、ドレイン領域１０．１１ヲ形成する。In FIG. 1 (4), a PSG with an inclined surface is formed using a resist pattern 9 with an opening in the element forming area as a mask.
N-type impurity ions are implanted through i8B to form n-type high concentration source and drain regions 10 and 11.
イオンの注入条件は、Ａｓイオン、エネルギ４００Ｋｅ
Ｖ 、ドーズ量ＩＱＩＳｃｍ−ｚ、活性化温度９００℃
である。The ion implantation conditions were As ions, energy 400Ke.
V, dose amount IQIScm-z, activation temperature 900°C
It is.
この場合活性化温度は、第１図（１）における第１回目
のイオン注入のときの活性化温度より低くして、低濃度
きソース、ドレイン領域６．７、および高濃度きソース
、ドレイン領域１０．１１が熱拡散により深くなること
を防止する。In this case, the activation temperature is set lower than the activation temperature during the first ion implantation in FIG. 1(1), and the low concentration source and drain regions 6.7 and the high concentration source and drain regions 10.11 is prevented from becoming deeper due to thermal diffusion.
ここで、Ａｓイオンの加速エネルギ４００ ＫｅＶは、
ＣＶＤ−５ｉ０２層８Ａ（７）厚さを１０００人とした
場合にソース、ドレイン領域で注入イオンの深さ方向分
布のピークが絶縁層を抜け、ゲート電極下で分布の３σ
が抜けない条件である。Here, the acceleration energy of As ion is 400 KeV,
When the thickness of CVD-5i02 layer 8A (7) is 1000, the peak of the depth distribution of implanted ions passes through the insulating layer in the source and drain regions, and the 3σ distribution below the gate electrode
is an inescapable condition.
この実施例ではｎチャネルＦＥＴの場合であるが、ｐチ
ャネルｌ”ＥＴの場合はｐ型不純物として、例えば硼素
（Ｂ）をイオン注入する場合の上記の条件は約８０ Ｋ
ｅＶである。This example deals with the case of an n-channel FET, but in the case of a p-channel l''ET, the above conditions when ion-implanting boron (B) as a p-type impurity, for example, are approximately 80 K.
It is eV.
第２図は本発明により形成されたソース、ドレイン領域
断面の不純物濃度分布図である。FIG. 2 is an impurity concentration distribution diagram of a cross section of the source and drain regions formed according to the present invention.
図において、ｙ軸はゲート電極界面よりの水平方向の距
離を、ｙ軸は深さ方向の不純物濃度分布を対数の任意目
盛りで示す。In the figure, the y-axis indicates the distance in the horizontal direction from the gate electrode interface, and the y-axis indicates the impurity concentration distribution in the depth direction on an arbitrary logarithmic scale.
前述のように、分布の制御はＣＶＤ−５ｉＯｚ層８Ａの
厚さと、エッチバックの条件を変えて行う。As described above, the distribution is controlled by changing the thickness of the CVD-5iOz layer 8A and the etch-back conditions.
図示のように、不純物の分布は水平方向に極めてなだら
かに形成され、ゲート電極界面近傍の電界集中を緩和す
る。As shown in the figure, the impurity distribution is formed extremely gently in the horizontal direction, which alleviates the electric field concentration near the gate electrode interface.
実施例では、ｎチャネルＦＥＴについて説明したが、ｐ
チャネルＦＥＴについても同様の効果が得られる。In the embodiment, an n-channel FET has been described, but a p-channel FET has been described.
Similar effects can be obtained with channel FETs.
また、実施例では絶縁層としてＰＳＧ層を用いたが、こ
れの代わりにＳＯＧ （スピンオングラス、有機溶剤に
懸濁したＳｉ（ＯＨ）４や有機Ｓｉを回転塗布して加熱
溶融したガラス）層を用いてもよい。In addition, in the example, a PSG layer was used as an insulating layer, but instead of this, an SOG (spin-on glass, a glass made by spinning and heating and melting Si(OH)4 or organic Si suspended in an organic solvent) was used. May be used.
（発明の効果）
以上詳細に説明したように本発明によるＬＤＤ構造の形
成では、ＰＳＧ層をメルトする必要がなくなり、ソース
、ドレイン領域をシャロウ化でき、ＰＥＴの高速化に寄
与することができる。(Effects of the Invention) As described above in detail, in forming the LDD structure according to the present invention, there is no need to melt the PSG layer, the source and drain regions can be made shallow, and this can contribute to increasing the speed of PET.
また、ＰＳＧ層は６７８度を下げることができ、デバイ
スの信頼性を向上できる。Furthermore, the PSG layer can lower the angle by 678 degrees, which can improve the reliability of the device.
以上の特徴をもつＬＤＤ構造のＦＥＴは勿論ホットキャ
リア効果を緩和することができる。Of course, the FET having the LDD structure having the above characteristics can alleviate the hot carrier effect.
第１図（１）〜（４）は本発明によるしＤＤ槽構造形成
を説明する断面図、
第２図は本発明により形成されたソース、ドレイン領域
断面の不純物濃度分布図、
第３図（１１〜（４）は従来例によるＬＤＤ構造の形成
を説明する断面図である。
図において、
１は半魯体基板でｐ−３ｉ基板、
２はフィールド絶縁層でＳｉＯ□層、
３はゲート絶縁層でＳｔａｇ層、
４はポリＳｔ層よりなるゲート電極、
５．９はレジストパターン、
６．７は低濃度のソース、ドレイン領域、８Ａは絶縁層
でＳｉＯ□層、
８Ｂは絶縁層でｐｓｃ ］？！、
１０．１１は高濃度のソース、ドレイン領域ノ訃、Ａゼ
≦日ＪＡ１ヒ範日ｆ１４ ろＸ５却７図第１ 図
六藤枦刀子比物濃度公布図
第Ｚ口FIGS. 1 (1) to (4) are cross-sectional views explaining the formation of a DD tank structure according to the present invention, FIG. 2 is an impurity concentration distribution diagram of a cross-section of the source and drain regions formed according to the present invention, and FIG. 11 to (4) are cross-sectional views illustrating the formation of an LDD structure according to a conventional example. In the figures, 1 is a semi-metallic substrate, which is a p-3i substrate, 2 is a field insulating layer, which is an SiO□ layer, and 3 is a gate insulating layer. 4 is a gate electrode made of a polySt layer, 5.9 is a resist pattern, 6.7 is a low concentration source and drain region, 8A is an insulating layer and is a SiO□ layer, 8B is an insulating layer and is a psc] ?!, 10.11 is the death of the high concentration source and drain region, Aze ≦ day JA1hi normal day f14 ro
Claims (1)
ト電極を形成し、該ゲート電極をマスクにして基板内に
他導電型不純物イオンを注入する第１のイオン注入工程
と、 該ゲート電極を覆って絶縁層を被着し、該絶縁層をエッ
チバックして該ゲート電極の側面において該絶縁層表面
に斜面を形成する工程と、 該ゲート電極をマスクにし、かつ該絶縁層を通して基板
内に他導電型不純物イオンを該第１のイオン注入より高
濃度に注入する第２のイオン注入工程 とを含むことを特徴とする半導体装置の製造方法。[Claims] First ion implantation in which a gate electrode is formed on a gate insulating layer deposited on a semiconductor substrate of one conductivity type, and impurity ions of another conductivity type are implanted into the substrate using the gate electrode as a mask. a step of depositing an insulating layer over the gate electrode and etching back the insulating layer to form a slope on the surface of the insulating layer on a side surface of the gate electrode; using the gate electrode as a mask; a second ion implantation step of implanting impurity ions of a different conductivity type into the substrate through the insulating layer at a higher concentration than in the first ion implantation.
Priority Applications (1)
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| JP20435886A JPS6358972A (en) | 1986-08-29 | 1986-08-29 | Manufacture of semiconductor device |
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| JP20435886A JPS6358972A (en) | 1986-08-29 | 1986-08-29 | Manufacture of semiconductor device |
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| JPS6358972A true JPS6358972A (en) | 1988-03-14 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20435886A Pending JPS6358972A (en) | 1986-08-29 | 1986-08-29 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6358972A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113538A (en) * | 1988-10-21 | 1990-04-25 | Nec Corp | Manufacture of lddmos transistor |
-
1986
- 1986-08-29 JP JP20435886A patent/JPS6358972A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113538A (en) * | 1988-10-21 | 1990-04-25 | Nec Corp | Manufacture of lddmos transistor |
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