JPH0778979A - Fabrication of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、ドレイン近傍で発生する高電界を緩和し
てホットキャリアの発生を抑制することのできる構造を
有するＭＯＳ型電界効果トランジスタの製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a MOS field effect transistor having a structure capable of suppressing a high electric field generated in the vicinity of a drain and suppressing generation of hot carriers. It relates to a manufacturing method.
【０００２】[0002]
【従来の技術】半導体装置が微細化されチャネル長が短
くなると、ドレイン近傍の電界強度が高くなり、この電
界により加速された電子は直接ゲート酸化膜中に飛び込
んだりあるいは結晶中のシリコンと衝突して電子−正孔
対を発生させたりする。この新たに生成されたキャリア
の内、正孔は基板に流れ基板電流となるが、電子はゲー
ト酸化膜中に捕らえられる。これらゲート酸化膜中に飛
び込み、捕らえられた電子はトランジスタのしきい値Ｖ
thを移動させまたｇm を低下させる。2. Description of the Related Art As a semiconductor device is miniaturized and the channel length is shortened, the electric field strength near the drain increases, and the electrons accelerated by this electric field directly jump into the gate oxide film or collide with silicon in the crystal. And generate electron-hole pairs. Among the newly generated carriers, holes flow to the substrate and become a substrate current, but electrons are trapped in the gate oxide film. The electrons trapped in the gate oxide film are trapped in the threshold voltage V of the transistor.
Move th and lower gm.
【０００３】上記現象はいわゆる“ホットキャリア効
果”と呼ばれるものであるが、これを緩和する手段とし
て、従来、トランジスタをＬＤＤ（Lightly Doped Drai
n ）構造とすることが行われてきた。しかしこの構造
は、ソース・ドレイン領域がゲート電極下に入り込むも
のであるため、近年のゲート酸化膜の薄膜化されたトラ
ンジスタでは、寄生容量が増大してトランジスタの高速
動作が阻害される。The above-mentioned phenomenon is so-called "hot carrier effect", and as a means for alleviating this phenomenon, a transistor is conventionally used as an LDD (Lightly Doped Drai).
n) Structure has been done. However, in this structure, since the source / drain region is located under the gate electrode, in a transistor having a thin gate oxide film in recent years, parasitic capacitance increases and high-speed operation of the transistor is hindered.
【０００４】上記通常のＬＤＤ構造の欠点を解決するも
のとして、ゲート酸化膜のドレイン領域、ソース領域寄
りの部分を厚くする半導体装置の製造方法が、特開平１
−２００６６９号公報において提案されている。これ
は、バーズビークの生成過程を積極的に利用して、ゲー
ト電極の端部下面のゲート酸化膜を厚くしたものであ
る。以下、図３（ａ）〜（ｅ）を参照して上記公報にお
いて開示された従来技術について説明する。In order to solve the above-mentioned drawbacks of the ordinary LDD structure, a method of manufacturing a semiconductor device in which a portion of a gate oxide film close to a drain region and a source region is thickened is disclosed in Japanese Patent Laid-Open No. 1-58242.
-260069 publication. This is to thicken the gate oxide film on the lower surface of the end portion of the gate electrode by positively utilizing the bird's beak generation process. Hereinafter, the conventional technique disclosed in the above publication will be described with reference to FIGS.
【０００５】まず、図３の（ａ）に示すように、ｐ型シ
リコン基板１１上に熱酸化により薄いシリコン酸化膜１
２を形成し、その上にマスク材としてシリコン窒化膜１
３を堆積し、トランジスタのソース・ドレイン領域形成
部を開口するようにパターンニングする。続いて、リン
（Ｐ）またはヒ素（Ａｓ）をイオン注入して低不純物濃
度ソース・ドレイン領域１７ａを形成する。First, as shown in FIG. 3A, a thin silicon oxide film 1 is formed on a p-type silicon substrate 11 by thermal oxidation.
2 is formed, and a silicon nitride film 1 is formed thereon as a mask material.
3 is deposited and patterned so as to open the source / drain region forming portion of the transistor. Then, phosphorus (P) or arsenic (As) is ion-implanted to form the low impurity concentration source / drain regions 17a.
【０００６】次に、酸素雰囲気中で熱処理を施し、図３
の（ｂ）に示すように、シリコン窒化膜１３をマスクと
して選択的にソース・ドレイン領域形成部に厚いシリコ
ン酸化膜１４を形成する。この時の熱処理により低不純
物濃度ソース・ドレイン領域１７ａは厚いシリコン酸化
膜１４の下面に広がる。その後、マスク材であるシリコ
ン窒化膜１３をウエットエッチング法にて除去し、続い
て、ゲート電極形成のために、不純物がドープされた多
結晶シリコン膜を形成し、これをパターンニングして、
図３の（ｃ）に示すように、ゲート電極１５およびその
他のパターン１５ａを形成する。Next, a heat treatment is performed in an oxygen atmosphere, and then, as shown in FIG.
As shown in (b), the thick silicon oxide film 14 is selectively formed in the source / drain region forming portion using the silicon nitride film 13 as a mask. By the heat treatment at this time, the low impurity concentration source / drain regions 17a spread to the lower surface of the thick silicon oxide film 14. After that, the silicon nitride film 13 as a mask material is removed by a wet etching method, subsequently, a polycrystalline silicon film doped with impurities is formed for forming a gate electrode, and this is patterned to
As shown in FIG. 3C, the gate electrode 15 and other patterns 15a are formed.
【０００７】次に、図３の（ｄ）に示すように、ゲート
電極１５およびその他のパターン１５ａをマスクに異方
性のドライエッチングを施し、厚いシリコン酸化膜１４
をエッチングする。続いて、図３の（ｅ）に示すよう
に、ｎ型不純物［リン（Ｐ）またはヒ素（Ａｓ）］を高
濃度にイオン注入して高不純物濃度ソース・ドレイン領
域１７ｂを形成する。Next, as shown in FIG. 3D, anisotropic dry etching is performed using the gate electrode 15 and the other pattern 15a as a mask to form a thick silicon oxide film 14.
To etch. Subsequently, as shown in FIG. 3E, n-type impurities [phosphorus (P) or arsenic (As)] are ion-implanted at a high concentration to form high-impurity concentration source / drain regions 17b.
【０００８】このようにして形成されたトランジスタで
は、ゲート電極端部下面におけるゲート酸化膜の厚さが
厚く形成されたことにより、ゲート電極のオーバーラッ
プ容量を低減できる。また、ドレイン近傍での高電界を
緩和し、ホットキャリアの発生を抑制して、高信頼性を
確保することができる。なお、上記の例は、サイドウォ
ール酸化膜を用いることなくＬＤＤ構造を実現するもの
であったが、ＬＤＤ構造とする必要のない場合には、ソ
ース・ドレイン領域１７ａの不純物濃度を高くし、高不
純物濃度ソース・ドレイン領域１７ｂを形成するための
イオン注入を実施しないようにすればよい。In the transistor thus formed, since the thickness of the gate oxide film on the lower surface of the end portion of the gate electrode is large, the overlap capacitance of the gate electrode can be reduced. In addition, a high electric field in the vicinity of the drain can be relaxed, hot carriers can be suppressed from being generated, and high reliability can be secured. In the above example, the LDD structure is realized without using the sidewall oxide film. However, when the LDD structure is not required, the impurity concentration of the source / drain region 17a is increased to a high level. Ion implantation for forming the impurity concentration source / drain regions 17b may be omitted.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、上述し
た従来のＭＯＳ型半導体装置の製造方法では、厚いシリ
コン酸化膜１４のパターンを決定するシリコン窒化膜１
３のパターニングと、ゲート電極１５を形成するための
パターニングとが別個のフォトリソグラフィにより行わ
れているため、両者間に目合わせずれが発生する。その
結果、ゲート電極端部下面に厚いゲート酸化膜が形成さ
れないために所期の目的が達成できなかったり、あるい
は端部の厚いゲート酸化膜の幅が一定に形成されないた
めにトランジスタの特性にばらつきを生じたりすること
になる。この目合わせずれの問題は、半導体装置が微細
化されるに従ってより深刻になる問題である。また、上
述した従来例では、ソース・ドレイン領域１７ａを形成
した後に、厚い熱酸化膜（１４）を形成しているため、
ソース・ドレイン領域に横方向拡散が生じ、微細化され
た半導体装置を形成するのには適しないプロセスが用い
られていることになる。また、ソース・ドレイン領域の
横方向拡散が薄いゲート酸化膜下まで及ぶと、浮遊容量
の増大を招くことになる。However, in the above-described conventional method for manufacturing a MOS type semiconductor device, the silicon nitride film 1 that determines the pattern of the thick silicon oxide film 14 is used.
Since the patterning of No. 3 and the patterning for forming the gate electrode 15 are performed by separate photolithography, misalignment occurs between the two. As a result, the intended purpose cannot be achieved because the thick gate oxide film is not formed on the lower surface of the gate electrode end, or the transistor characteristics vary because the width of the thick gate oxide film at the end is not formed uniformly. Will occur. The problem of misalignment is a problem that becomes more serious as semiconductor devices are miniaturized. Further, in the above-mentioned conventional example, since the thick thermal oxide film (14) is formed after forming the source / drain regions 17a,
Lateral diffusion occurs in the source / drain regions, and a process that is not suitable for forming a miniaturized semiconductor device is used. In addition, if the lateral diffusion of the source / drain regions extends below the thin gate oxide film, the floating capacitance is increased.
【００１０】したがって、この発明の目的とするところ
は、ソース・ドレイン領域寄りのゲート酸化膜が部分的
に厚くなされたトランジスタを自己整合技術を適用して
形成しうるようにし、もって寄生容量が小さく高性能の
トランジスタを精度高く形成しうるようにすることであ
る。Therefore, an object of the present invention is to make it possible to form a transistor in which the gate oxide film near the source / drain regions is made partially thick by applying the self-alignment technique, so that the parasitic capacitance is small. A high-performance transistor can be formed with high precision.
【００１１】[0011]
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、半導体基板（１）上に第１の絶縁
膜（２）を成長させる工程と、前記第１の絶縁膜上にマ
スク材料（３）を堆積し該マスク材料に所定の形状の開
溝を形成する工程と、前記第１の絶縁膜（２）に前記マ
スク材料（３）の前記開溝と同一形状の開溝を形成して
前記半導体基板（１）の表面を露出させる工程と、前記
半導体基板の表面に前記第１の絶縁膜（２）より膜厚の
薄い第２の絶縁膜（４）を成長させる工程と、前記第２
の絶縁膜上に前記マスク材料の開溝を埋め込むようにゲ
ート電極の第１の部分（５）となる第１の導電膜を形成
する工程と、前記マスク材料（３）をエッチング除去す
る工程と、第２の導電膜（６ａ）を堆積し該第２の導電
膜をエッチバックして第１の導電膜（５）の側壁に第２
の導電膜からなるゲート電極の第２の部分（６）を形成
する工程と、ゲート電極の第１の部分および第２の部分
をマスクとして前記半導体基板の表面に不純物を導入し
てソース領域およびドレイン領域（７）を形成する工程
と、を有する半導体装置の製造方法が提供される。In order to achieve the above object, according to the present invention, a step of growing a first insulating film (2) on a semiconductor substrate (1), and a step of growing the first insulating film on the first insulating film. Depositing a mask material (3) on the mask material to form a groove having a predetermined shape in the mask material, and forming a groove having the same shape as the groove of the mask material (3) in the first insulating film (2). Forming a groove to expose the surface of the semiconductor substrate (1), and growing a second insulating film (4) thinner than the first insulating film (2) on the surface of the semiconductor substrate. And the second
Forming a first conductive film to be the first portion (5) of the gate electrode so as to fill the opening of the mask material on the insulating film, and removing the mask material (3) by etching. , A second conductive film (6a) is deposited, and the second conductive film is etched back to form a second film on the side wall of the first conductive film (5).
Forming a second portion (6) of the gate electrode made of the conductive film of the above, and using the first portion and the second portion of the gate electrode as a mask to introduce impurities into the surface of the semiconductor substrate to form the source region and A method of manufacturing a semiconductor device is provided, which comprises the step of forming a drain region (7).
【００１２】[0012]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）〜（ｅ）は、本発明の第１の
実施例を説明するための主要工程における断面図を工程
順に示したものである。本実施例により、チャネル長
０．８μｍのシングルドレイン構造のｎチャネルＭＯＳ
型電界効果トランジスタが形成される。まず、図１の
（ａ）に示すように、ボロン濃度が１Ｅ１５ｃｍ-3程度
のｐ型シリコン基板１上に、Ｈ2 −Ｏ2 雰囲気にて温度
９００℃に加熱して、膜厚３０ｎｍの第１のシリコン酸
化膜２を形成する。Embodiments of the present invention will now be described with reference to the drawings. 1 (a) to 1 (e) are sectional views showing the main steps for explaining the first embodiment of the present invention in the order of steps. According to this embodiment, an n-channel MOS having a single drain structure with a channel length of 0.8 μm is used.
A field effect transistor is formed. First, as shown in FIG. 1A, a p-type silicon substrate 1 having a boron concentration of about 1E15 cm −3 was heated to a temperature of 900 ° C. in an H 2 —O 2 atmosphere to form a film having a thickness of 30 nm. A silicon oxide film 2 of No. 1 is formed.
【００１３】次に、図１の（ｂ）に示すように、ＣＶＤ
（Chemical Vapor Deposition ）法にてシリコン窒化膜
３を膜厚６００ｎｍに堆積し、フォトリソグラフィ技法
および異方性ドライエッチング法を適用してトランジス
タのチャネル形成部を幅０．５μｍに開孔する。このと
き、シリコン窒化膜３のエッチング速度に対して、熱酸
化膜のエッチング速度が十分小さくなるようにエッチン
グガス、圧力、パワー等の条件を選択する必要がある。
続いて、しきい値電圧制御用の不純物として、ボロン
を、エネルギー：４０ｋｅＶ、ドーズ量：１Ｅ１２ｃｍ
-2 の条件でイオン注入する。Next, as shown in FIG. 1B, CVD
A silicon nitride film 3 is deposited to a thickness of 600 nm by a (Chemical Vapor Deposition) method, and a channel forming portion of a transistor is opened to a width of 0.5 μm by applying a photolithography technique and an anisotropic dry etching method. At this time, it is necessary to select conditions such as etching gas, pressure and power so that the etching rate of the thermal oxide film becomes sufficiently smaller than the etching rate of the silicon nitride film 3.
Subsequently, boron is used as an impurity for controlling the threshold voltage, energy: 40 keV, dose amount: 1E12 cm.
Ion implantation is performed under the condition of -2 .
【００１４】次に、幅０．５μｍに開孔したシリコン窒
化膜３をマスクに開孔部分の第１のシリコン酸化膜２を
ウエットエッチング法により除去する。続いて、Ｈ2 −
Ｏ2雰囲気にて、温度９００℃に加熱して、第２のシリ
コン酸化膜４を厚さ１５ｎｍに成長させる。次に、ＣＶ
Ｄ法を適用して全面に第１の多結晶シリコン膜５を膜厚
５００ｎｍに成長させ、リンを濃度１Ｅ１８〜Ｅ１９ｃ
ｍ-3程度になるまで拡散し、第１の多結晶シリコン膜５
のシート抵抗を下げる。次いで、異方性のドライエッチ
ングによりシリコン窒化膜３の表面が現れるまで第１の
多結晶シリコン膜５をエッチングをする［図１の
（ｃ）］。ここまでの工程により、シリコン窒化膜３に
形成した幅０．５μｍの開孔の形状にゲート電極の第１
の部分が形成される。Next, the silicon nitride film 3 having a width of 0.5 μm is used as a mask to remove the first silicon oxide film 2 in the opening by a wet etching method. Then, H 2 -
The second silicon oxide film 4 is grown to a thickness of 15 nm by heating at a temperature of 900 ° C. in an O 2 atmosphere. Next, CV
The first polycrystalline silicon film 5 is grown to a thickness of 500 nm on the entire surface by applying the D method, and phosphorus is added at a concentration of 1E18 to E19c.
The first polycrystalline silicon film 5 is diffused until it reaches about m −3.
Lower the sheet resistance of. Then, the first polycrystalline silicon film 5 is etched by anisotropic dry etching until the surface of the silicon nitride film 3 appears [(c) in FIG. 1]. Through the steps up to this point, the first gate electrode is formed into the shape of the opening having a width of 0.5 μm formed in the silicon nitride film 3.
Part is formed.
【００１５】次に、図１の（ｄ）に示すように、マスク
として用いたシリコン窒化膜３をウエットエッチングに
より除去し、次いで、再びＣＶＤ法を適用して全面に第
２の多結晶シリコン膜６ａを厚さ５００ｎｍに成長さ
せ、リンを濃度１Ｅ１８〜Ｅ１９ｃｍ-3程度になるまで
拡散する。Next, as shown in FIG. 1D, the silicon nitride film 3 used as a mask is removed by wet etching, and then the CVD method is applied again to form a second polycrystalline silicon film over the entire surface. 6a is grown to a thickness of 500 nm, and phosphorus is diffused until the concentration reaches 1E18 to E19 cm -3 .
【００１６】次に、異方性のドライエッチングにより第
１の多結晶シリコン膜５の表面が現れるまで第２の多結
晶シリコン膜６ａをエッチングして、図１の（ｅ）に示
すように、第１の多結晶シリコン膜５の両側面にサイド
ウォール状の多結晶シリコン膜６を形成する。これによ
り、ゲート電極の第１の部分（５）の両側に、ゲート電
極の第２の部分となる第２の多結晶シリコン膜６が片側
０．１５μｍずつ形成される。よって、この第２の多結
晶シリコン膜６と第１の多結晶シリコン膜５とによりチ
ャネル長が０．８μｍのゲート電極が形成されたことに
なる。続いて、第１の多結晶シリコン膜５およびサイド
ウォール状に形成された第２の多結晶シリコン膜６をマ
スクに、ヒ素を、加速エネルギー：７０ｋｅＶ、ドーズ
量：５Ｅ１５ｃｍ-2 の条件でイオン注入し、８００〜
９００℃程度の温度ででアニールを行って、ソース・ド
レイン領域７を形成する。その後、図には示さないが、
層間絶縁膜形成、コンタクトホール開孔、配線工程等の
諸工程を経て半導体装置の製造が完了する。Next, the second polycrystalline silicon film 6a is etched by anisotropic dry etching until the surface of the first polycrystalline silicon film 5 appears, and as shown in FIG. Sidewall-shaped polycrystalline silicon films 6 are formed on both side surfaces of the first polycrystalline silicon film 5. As a result, the second polycrystalline silicon film 6 to be the second portion of the gate electrode is formed on both sides of the first portion (5) of the gate electrode by 0.15 μm on each side. Therefore, the second polycrystalline silicon film 6 and the first polycrystalline silicon film 5 form a gate electrode having a channel length of 0.8 μm. Then, using the first polycrystalline silicon film 5 and the second polycrystalline silicon film 6 formed in the sidewall shape as a mask, arsenic is ion-implanted under the conditions of acceleration energy: 70 keV and dose amount: 5E15 cm -2. And 800 ~
Annealing is performed at a temperature of about 900 ° C. to form the source / drain regions 7. After that, although not shown in the figure,
Manufacturing of a semiconductor device is completed through various steps such as formation of an interlayer insulating film, opening of contact holes, and wiring steps.
【００１７】以上説明したように、本発明によるゲート
電極端部下面のゲート酸化膜を部分的に厚くしたトラン
ジスタを有する半導体装置の製造方法によれば、薄いゲ
ート酸化膜と厚いゲート酸化膜、そしてその上部に位置
するゲート電極全てが自己整合的に形成されるので、目
合わせずれが生じることがない。そして、トランジスタ
を形成するのに要するフォトリソグラフィ工程が１回で
済む本発明の方法は、２回のフォトマスク工程を必要と
する従来例に対して大きな利点を持つ。また、本発明に
よれば、トランジスタのしきい値を制御するチャネルド
ーピングを特別なマスクを使用することなくチャネル部
のみに実施することができる。さらに、本発明の製造方
法によれば、ソース・ドレイン領域形成後に高温の熱処
理を施すことがないので、ソース・ドレイン領域を精度
よく形成することができ、集積回路の高密度化に好都合
である。また、ソース・ドレイン領域がゲート電極下に
大きく侵入することがないので、浮遊容量の増大を防止
することができる。As described above, according to the method of manufacturing a semiconductor device having a transistor in which the gate oxide film on the lower surface of the gate electrode end portion is partially thickened according to the present invention, a thin gate oxide film, a thick gate oxide film, and Since all the gate electrodes located thereabove are formed in self-alignment, misalignment does not occur. Further, the method of the present invention, which requires only one photolithography step for forming a transistor, has a great advantage over the conventional example which requires two photomask steps. Further, according to the present invention, the channel doping for controlling the threshold value of the transistor can be performed only on the channel portion without using a special mask. Further, according to the manufacturing method of the present invention, since the high temperature heat treatment is not performed after the formation of the source / drain regions, the source / drain regions can be formed with high accuracy, which is convenient for increasing the density of the integrated circuit. . Further, since the source / drain regions do not largely invade below the gate electrode, it is possible to prevent the stray capacitance from increasing.
【００１８】次に、図２の（ａ）〜（ｄ）を参照して本
発明の第２の実施例について説明する。この第２の実施
例では、チャネル長が０．５μｍでＬＤＤ構造のｎチャ
ネルＭＯＳ型トランジスタの製造方法が示される。図２
の（ａ）は、図１の（ｃ）に示す工程が終了し、さらに
シリコン窒化膜３をウエットエッチングした後の状態を
示す図であるが、ここまでの工程は先の実施例の場合と
同様であるので、説明を簡略化するためにこの状態から
の工程について説明する。Next, a second embodiment of the present invention will be described with reference to FIGS. In the second embodiment, a method of manufacturing an n-channel MOS transistor having an LDD structure with a channel length of 0.5 μm is shown. Figure 2
1A is a diagram showing a state after the step shown in FIG. 1C is finished and the silicon nitride film 3 is further wet-etched. However, the steps up to here are the same as those in the previous embodiment. Since it is the same, a process from this state will be described for simplification of description.
【００１９】図２の（ｂ）に示すように、第１の多結晶
シリコン膜５をマスクとして、リンを、加速エネルギ
ー：４０ｋｅＶ、ドーズ量１Ｅ１４ｃｍ-2 の条件でイ
オン注入して低不純物濃度ソース・ドレイン領域７ａを
形成する。次に、図２の（ｃ）に示すように、ＣＶＤ法
を適用して全面に第２の多結晶シリコン膜６ａを厚さ５
００ｎｍに成長させ、リンを濃度１Ｅ１８〜Ｅ１９ｃｍ
-3程度になるまで拡散する。As shown in FIG. 2B, phosphorus is ion-implanted under the conditions of an acceleration energy of 40 keV and a dose amount of 1E14 cm -2 using the first polycrystalline silicon film 5 as a mask to form a low impurity concentration source. -The drain region 7a is formed. Next, as shown in FIG. 2C, the second polycrystalline silicon film 6a is formed on the entire surface by the CVD method to a thickness of 5
To a concentration of 1E18 to E19 cm.
-Spread until it reaches about -3 .
【００２０】次に、異方性のドライエッチングにより第
１の多結晶シリコン膜５の表面が現れるまで第２の多結
晶シリコン膜６ａをエッチングして、図２の（ｄ）に示
すように、第１の多結晶シリコン膜５の両側面に厚さ
０．１５μｍのサイドウォール状の多結晶シリコン膜６
を形成する。続いて、第１の多結晶シリコン膜５および
サイドウォール状に形成された第２の多結晶シリコン膜
６をマスクに、ヒ素を、加速エネルギー：７０ｋｅＶ、
ドーズ量：５Ｅ１５ｃｍ-2 の条件でイオン注入し、８
００〜９００℃程度の温度でアニールを行って、高不純
物濃度ソース・ドレイン領域７ｂを形成する。その後、
図には示さないが、層間絶縁膜形成、コンタクトホール
開孔、配線工程等の諸工程を実施する。Next, the second polycrystalline silicon film 6a is etched by anisotropic dry etching until the surface of the first polycrystalline silicon film 5 appears, and as shown in FIG. The sidewall-shaped polycrystalline silicon film 6 having a thickness of 0.15 μm is formed on both side surfaces of the first polycrystalline silicon film 5.
To form. Subsequently, with the first polycrystalline silicon film 5 and the second polycrystalline silicon film 6 formed in the sidewall shape as a mask, arsenic was added to accelerate energy: 70 keV,
Dose: 5E15 cm -2
Annealing is performed at a temperature of about 00 to 900 ° C. to form high impurity concentration source / drain regions 7b. afterwards,
Although not shown in the figure, various processes such as interlayer insulating film formation, contact hole opening, and wiring process are performed.
【００２１】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本願発明の範囲内において各種
の変更が可能である。例えば、ゲート電極をポリサイド
構造のものとすることができる。また、本発明は、導電
型を実施例の逆にしたｐチャネル型トランジスタに適用
することができ、さらにＣＭＯＳ型半導体装置にも適用
することができる。The preferred embodiment has been described above.
The present invention is not limited to these examples, and various modifications can be made within the scope of the present invention described in the claims. For example, the gate electrode can have a polycide structure. Further, the present invention can be applied to a p-channel transistor whose conductivity type is the reverse of that of the embodiment, and can also be applied to a CMOS semiconductor device.
【００２２】[0022]
【発明の効果】以上説明したように、本発明によるゲー
ト電極端部下面のゲート酸化膜の厚さを部分的に厚くし
たトランジスタを有する半導体装置の製造方法によれ
ば、トランジスタの各部のパターンがシリコン窒化膜３
の開孔パターンによって決定され、薄いゲート酸化膜と
厚いゲート酸化膜、その上部に位置するゲート電極およ
びソース・ドレイン領域の全てが自己整合的に形成され
るため、目合わせずれの発生を回避することができる。
そして、フォトリソグラフィ工程が少なくなったことに
より工程の簡素化と製造コストの削減を図ることができ
る。すなわち、本発明によれば、ドレイン近傍での高電
界を緩和してホットキャリアの発生を抑制した半導体装
置を高精度にかつローコストで製造することができる。As described above, according to the method of manufacturing a semiconductor device having a transistor in which the thickness of the gate oxide film on the lower surface of the end portion of the gate electrode according to the present invention is partially increased, the pattern of each portion of the transistor is Silicon nitride film 3
The thin gate oxide film and the thick gate oxide film, and the gate electrode and the source / drain regions located thereabove are all formed in a self-aligned manner, which is determined by the opening pattern of the structure, so that misalignment can be avoided. be able to.
Since the number of photolithography processes is reduced, the process can be simplified and the manufacturing cost can be reduced. That is, according to the present invention, it is possible to manufacture a semiconductor device in which generation of hot carriers is suppressed by relaxing a high electric field near the drain with high accuracy and at low cost.
【００２３】さらに、本発明の製造方法によれば、ソー
ス・ドレイン領域形成後に高温の熱処理を施すことがな
いので、ソース・ドレイン領域を精度よく形成すること
ができ、集積回路の高密度化に好都合な製造方法を提供
することができる。また、ソース・ドレイン領域がゲー
ト電極下に大きく侵入することがないので、浮遊容量の
増大を防止することができる。Further, according to the manufacturing method of the present invention, since the high temperature heat treatment is not performed after the formation of the source / drain regions, the source / drain regions can be formed with high accuracy, and the high density of the integrated circuit can be achieved. A convenient manufacturing method can be provided. Further, since the source / drain regions do not largely invade below the gate electrode, it is possible to prevent the stray capacitance from increasing.
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程断面図。FIG. 1 is a process sectional view for explaining a manufacturing method according to a first embodiment of the present invention.
【図２】本発明の第２の実施例の製造方法を説明するた
めの工程断面図。FIG. 2 is a process sectional view for explaining a manufacturing method according to a second embodiment of the present invention.
【図３】従来例の製造方法を説明するための工程断面
図。3A to 3C are process cross-sectional views for explaining a conventional manufacturing method.
１、１１ ｐ型シリコン基板 ２ 第１のシリコン酸化膜 １２ 薄いシリコン酸化膜 ３、１３ シリコン窒化膜 ４ 第２のシリコン酸化膜 １４ 厚いシリコン酸化膜 ５ 第１の多結晶シリコン膜 １５ ゲート電極 １５ａ その他のパターン ６、６ａ 第２の多結晶シリコン膜 ７ ソース・ドレイン領域 ７ａ、１７ａ 低不純物濃度ソース・ドレイン領域 ７ｂ、１７ｂ 高不純物濃度ソース・ドレイン領域 1, 11 p-type silicon substrate 2 first silicon oxide film 12 thin silicon oxide film 3, 13 silicon nitride film 4 second silicon oxide film 14 thick silicon oxide film 5 first polycrystalline silicon film 15 gate electrode 15a other Pattern 6, 6a second polycrystalline silicon film 7 source / drain regions 7a, 17a low impurity concentration source / drain regions 7b, 17b high impurity concentration source / drain regions
Claims (4)
膜を成長させる工程と、前記第１の絶縁膜上にマスク材
料を堆積し該マスク材料に所定の形状の開溝を形成する
工程と、前記第１の絶縁膜に前記マスク材料の前記開溝
と同一形状の開溝を形成して前記半導体基板の表面を露
出させる工程と、前記半導体基板の表面に前記第１の絶
縁膜より膜厚の薄い第２の絶縁膜を成長させる工程と、
前記第２の絶縁膜上に前記マスク材料の開溝を埋め込む
ようにゲート電極の第１の部分となる第１の導電膜を形
成する工程と、前記マスク材料をエッチング除去する工
程と、第２の導電膜を堆積し該第２の導電膜をエッチバ
ックして第１の導電膜の側壁に第２の導電膜からなるゲ
ート電極の第２の部分を形成する工程と、ゲート電極の
第１の部分および第２の部分をマスクとして前記半導体
基板の表面に第２導電型の不純物を導入してソース・ド
レイン領域を形成する工程と、を有する半導体装置の製
造方法。1. A step of growing a first insulating film on a semiconductor substrate of the first conductivity type, a mask material is deposited on the first insulating film, and an opening having a predetermined shape is formed in the mask material. And a step of forming an opening having the same shape as the opening of the mask material in the first insulating film to expose the surface of the semiconductor substrate, and the first insulating film on the surface of the semiconductor substrate. A step of growing a second insulating film which is thinner than the film,
A step of forming a first conductive film on the second insulating film so as to fill a groove of the mask material, the first conductive film being a first portion of the gate electrode; a step of etching and removing the mask material; Second conductive film is deposited and the second conductive film is etched back to form a second portion of the gate electrode made of the second conductive film on the side wall of the first conductive film; Forming a source / drain region by introducing an impurity of the second conductivity type into the surface of the semiconductor substrate by using the portion and the second portion as a mask.
膜を成長させる工程と、前記第１の絶縁膜上にマスク材
料を堆積し該マスク材料に所定の形状の開溝を形成する
工程と、前記第１の絶縁膜に前記マスク材料の前記開溝
と同一形状の開溝を形成して前記半導体基板の表面を露
出させる工程と、前記半導体基板の表面に前記第１の絶
縁膜より膜厚の薄い第２の絶縁膜を成長させる工程と、
前記第２の絶縁膜上に前記マスク材料の開溝を埋め込む
ようにゲート電極の第１の部分となる第１の導電膜を形
成する工程と、前記マスク材料をエッチング除去する工
程と、前記第１の導電膜をマスクとして前記半導体基板
の表面に第２導電型の不純物を導入して低不純物濃度の
ソース・ドレイン領域を形成する工程と、第２の導電膜
を堆積し該第２の導電膜をエッチバックして第１の導電
膜の側壁に第２の導電膜からなるゲート電極の第２の部
分を形成する工程と、ゲート電極の第１の部分および第
２の部分をマスクとして前記半導体基板の表面に第２導
電型の不純物を導入して高不純物濃度のソース・ドレイ
ン領域を形成する工程と、を有する半導体装置の製造方
法。2. A step of growing a first insulating film on a semiconductor substrate of a first conductivity type, a mask material is deposited on the first insulating film, and an opening groove having a predetermined shape is formed in the mask material. And a step of forming an opening having the same shape as the opening of the mask material in the first insulating film to expose the surface of the semiconductor substrate, and the first insulating film on the surface of the semiconductor substrate. A step of growing a second insulating film which is thinner than the film,
Forming a first conductive film on the second insulating film to be a first portion of a gate electrode so as to fill an opening of the mask material; etching the mask material; A step of introducing a second conductivity type impurity into the surface of the semiconductor substrate using the first conductive film as a mask to form source / drain regions having a low impurity concentration; and depositing the second conductive film to form the second conductive film. Etching back the film to form a second portion of the gate electrode made of the second conductive film on the sidewall of the first conductive film; and using the first and second portions of the gate electrode as a mask A method of manufacturing a semiconductor device, comprising: introducing a second conductivity type impurity into a surface of a semiconductor substrate to form a source / drain region having a high impurity concentration.
より第１の酸化膜を成長させる工程と、前記第１の酸化
膜上にシリコン窒化膜を堆積し該シリコン窒化膜に所定
の形状の開溝を形成する工程と、前記第１の酸化膜を前
記シリコン窒化膜をマスクとしてエッチングして前記半
導体基板の表面を露出させる開溝を形成する工程と、前
記半導体基板の表面に熱酸化法により前記第１の酸化膜
より膜厚の薄い第２の酸化膜を成長させる工程と、ドー
プト多結晶シリコンからなる第１の導電膜を堆積しこれ
を前記第１の酸化膜および前記シリコン窒化膜の開溝内
のみに残すようにエッチバックしてゲート電極の第１の
部分を形成する工程と、前記シリコン窒化膜をエッチン
グ除去する工程と、ドープト多結晶シリコンからなる第
２の導電膜を堆積し該第２の導電膜をエッチバックして
前記ゲート電極の第１の部分の側壁に第２の導電膜から
なるゲート電極の第２の部分を形成する工程と、ゲート
電極の第１の部分および第２の部分をマスクとして前記
半導体基板の表面に第２導電型の不純物を導入してソー
ス・ドレイン領域を形成する工程と、を有する半導体装
置の製造方法。3. A step of growing a first oxide film on a first conductivity type semiconductor substrate by a thermal oxidation method, and a step of depositing a silicon nitride film on the first oxide film to form a predetermined film on the silicon nitride film. Forming a groove having a shape, forming a groove exposing the surface of the semiconductor substrate by etching the first oxide film using the silicon nitride film as a mask, and heating the surface of the semiconductor substrate with heat. A step of growing a second oxide film having a thickness smaller than that of the first oxide film by an oxidation method, and depositing a first conductive film made of doped polycrystalline silicon, and depositing the first conductive film on the first oxide film and the silicon. Etching back so as to leave only in the trench of the nitride film to form the first portion of the gate electrode, etching away the silicon nitride film, and second conductive film made of doped polycrystalline silicon. Deposited Etching back the second conductive film to form a second portion of the gate electrode made of the second conductive film on the sidewall of the first portion of the gate electrode; A step of introducing a second conductivity type impurity into the surface of the semiconductor substrate using the second portion as a mask to form source / drain regions.
より第１の酸化膜を成長させる工程と、前記第１の酸化
膜上にシリコン窒化膜を堆積し該シリコン窒化膜に所定
の形状の開溝を形成する工程と、前記第１の酸化膜を前
記シリコン窒化膜をマスクとしてエッチングして前記半
導体基板の表面を露出させる開溝を形成する工程と、前
記半導体基板の表面に熱酸化法により前記第１の酸化膜
より膜厚の薄い第２の酸化膜を成長させる工程と、ドー
プト多結晶シリコンからなる第１の導電膜を堆積しこれ
を前記第１の酸化膜および前記シリコン窒化膜の開溝内
のみに残すようにエッチバックしてゲート電極の第１の
部分を形成する工程と、前記シリコン窒化膜をエッチン
グ除去する工程と、前記ゲート電極の第１の部分をマス
クとして前記半導体基板の表面に第２導電型の不純物を
導入して低不純物濃度のソース・ドレイン領域を形成す
る工程と、ドープト多結晶シリコンからなる第２の導電
膜を堆積し該第２の導電膜をエッチバックして前記ゲー
ト電極の第１の部分の側壁に第２の導電膜からなるゲー
ト電極の第２の部分を形成する工程と、ゲート電極の第
１の部分および第２の部分をマスクとして前記半導体基
板の表面に第２導電型の不純物を導入して高不純物濃度
のソース・ドレイン領域を形成する工程と、を有する半
導体装置の製造方法。4. A step of growing a first oxide film on a semiconductor substrate of the first conductivity type by a thermal oxidation method, and depositing a silicon nitride film on the first oxide film to form a predetermined film on the silicon nitride film. Forming a groove having a shape, forming a groove exposing the surface of the semiconductor substrate by etching the first oxide film using the silicon nitride film as a mask, and heating the surface of the semiconductor substrate with heat. A step of growing a second oxide film having a thickness smaller than that of the first oxide film by an oxidation method, and depositing a first conductive film made of doped polycrystalline silicon, and depositing the first conductive film on the first oxide film and the silicon. Etching back to leave only the inside of the trench of the nitride film to form the first portion of the gate electrode, etching away the silicon nitride film, and using the first portion of the gate electrode as a mask The semiconductor A step of introducing a second conductivity type impurity into the surface of the substrate to form a source / drain region having a low impurity concentration, and depositing a second conductive film made of doped polycrystalline silicon and etching the second conductive film. Backing up to form a second portion of the gate electrode made of a second conductive film on the sidewall of the first portion of the gate electrode, and using the first portion and the second portion of the gate electrode as a mask A method of manufacturing a semiconductor device, comprising: introducing a second conductivity type impurity into a surface of a semiconductor substrate to form a source / drain region having a high impurity concentration.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5171092A JPH0778979A (en) | 1993-06-17 | 1993-06-17 | Fabrication of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5171092A JPH0778979A (en) | 1993-06-17 | 1993-06-17 | Fabrication of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778979A true JPH0778979A (en) | 1995-03-20 |
Family
ID=15916844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5171092A Pending JPH0778979A (en) | 1993-06-17 | 1993-06-17 | Fabrication of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778979A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0856892A2 (en) * | 1997-01-30 | 1998-08-05 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| KR20000003479A (en) * | 1998-06-29 | 2000-01-15 | 김영환 | Forming method of gate electrode for semiconductor device |
| KR100427570B1 (en) * | 1997-03-28 | 2004-10-14 | 마츠시타 덴끼 산교 가부시키가이샤 | Semiconductor device and its manufacturing method |
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| JPH0443648A (en) * | 1990-06-09 | 1992-02-13 | Takehide Shirato | Mis field-effect transistor |
-
1993
- 1993-06-17 JP JP5171092A patent/JPH0778979A/en active Pending
Patent Citations (1)
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