JPH0399434A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPH0399434A JPH0399434A JP23597289A JP23597289A JPH0399434A JP H0399434 A JPH0399434 A JP H0399434A JP 23597289 A JP23597289 A JP 23597289A JP 23597289 A JP23597289 A JP 23597289A JP H0399434 A JPH0399434 A JP H0399434A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- implanted
- layer
- impurity
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 36
- 238000005530 etching Methods 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 10
- 238000010438 heat treatment Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 150000002500 ions Chemical class 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 15
- 238000001039 wet etching Methods 0.000 abstract description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 3
- 239000011574 phosphorus Substances 0.000 abstract description 3
- 230000006641 stabilisation Effects 0.000 abstract 1
- 238000011105 stabilization Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229960002050 hydrofluoric acid Drugs 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
Description
【発明の詳細な説明】
［概要］
半導体装置の製造方法に関し、
酸化膜の一部に不純物がイオン注入されても均一にエツ
チングされ段差が、発生しない半導体装置の製造方法を
提供することを目的とし、半導体基板上に酸化膜を形成
する第１工程と、少なくとも前記酸化膜の一部を含む領
域に不純物をイオン注入する第２工程と、前記酸化膜を
エツチングする第３工程と、導電層を堆積する第４工程
とを有する半導体装置の製造方法において、前記第２工
程と前記第３工程の間に、加熱する熱処理工程を設け、
前記酸化膜の、不純物がイオン注入された部分のエツチ
ングレートな下げるように構成する。[Detailed Description of the Invention] [Summary] An object of the present invention is to provide a method of manufacturing a semiconductor device, in which even if impurity ions are implanted into a part of an oxide film, the oxide film is etched uniformly and no steps are generated. A first step of forming an oxide film on a semiconductor substrate, a second step of implanting impurity ions into a region including at least a part of the oxide film, a third step of etching the oxide film, and a conductive layer. a fourth step of depositing a semiconductor device, a heat treatment step of heating is provided between the second step and the third step;
The etching rate of the portion of the oxide film into which impurity ions are implanted is reduced.
［産業上の利用分野］ 本発明は半導体装置の製造方法に関する。[Industrial application field] The present invention relates to a method for manufacturing a semiconductor device.
［従来の技術］
近年の半導体装置の集積度向上に伴い、パターンの微細
化技術と共にマスク合わせの必要のないセルファライン
技術が要求されている。セルファライン技術のひとつと
して、例えば、フィールド酸化膜をマスクとして活性領
域の半導体基板表面に不純物をイオン注入するものがあ
る。[Background Art] With the recent increase in the degree of integration of semiconductor devices, there is a demand for pattern miniaturization technology as well as self-line technology that does not require mask alignment. As one of the self-line techniques, for example, there is a technique in which impurity ions are implanted into the surface of a semiconductor substrate in an active region using a field oxide film as a mask.
このセルファライン技術を用いた従来の半導体装置の製
造方法をバイポーラトランジスタを例として第３図によ
り説明する。A conventional method of manufacturing a semiconductor device using this self-line technology will be explained with reference to FIG. 3, taking a bipolar transistor as an example.
先ず、Ｐ型半導体基板１０上に高濃度埋込層１２が埋め
込まれたＮ型エピタキシャル層１４を形成する。Ｎ型エ
ピタキシャル層１４表面の、コレクタコンタクト層形成
予定領域１６とベース層エミツタ層形成予定領域１８に
は薄い酸化８２０を形成し、他の領域には厚いフィール
ド酸化ＪＩＩ２２を形成する（第３図（ａ））。First, an N-type epitaxial layer 14 in which a high concentration buried layer 12 is embedded is formed on a P-type semiconductor substrate 10 . A thin oxide 820 is formed on the surface of the N-type epitaxial layer 14 in the region 16 where the collector contact layer is to be formed and the region 18 where the base layer emitter layer is to be formed, and a thick field oxide JII 22 is formed in the other regions (see FIG. 3). a)).
次に、レジスト層２３を全面に形成し、コレクタコンタ
クト層形成予定領域１６を含む大きめの領域のレジスト
層２３を除去する。引き続いてレジスト層２３をマスク
として不純物をイオン注入する（第３図（ｂ））、 Ｎ
型エピタキシャル層１４表面のコレクタ窓と共にコレク
タ窓周囲のフィールド酸化ｒＩＡ２２にも不純物がイオ
ン注入される。Next, a resist layer 23 is formed over the entire surface, and a large area of the resist layer 23 including the area 16 where the collector contact layer is to be formed is removed. Subsequently, using the resist layer 23 as a mask, impurity ions are implanted (FIG. 3(b)).
Impurity ions are implanted not only into the collector window on the surface of the type epitaxial layer 14 but also into the field oxidized rIA 22 around the collector window.
次に、コレクタコンタクト層形成予定領域１６及びベー
ス層エミツタ層形成予定領域１８上の薄い酸化Ｊ＆！２
０をふっ酸（ＨＦ）でウェットエツチングして除去する
（第３図（Ｃ））、薄い酸化Ｈ２０と共にフィールド酸
化膜２２表面もエツチング除去されるが、不純物がイオ
ン注入された部分のエツチングレートが、不純物がイオ
ン注入されない他の部分に比べて高いため、第３図（Ｃ
）に示すように、フィールド酸化Ｍ２２表面に段差２２
ａが生ずる。Next, thin oxide J&! on the collector contact layer formation area 16 and the base layer emitter layer formation area 18 are formed. 2
0 is removed by wet etching with hydrofluoric acid (HF) (FIG. 3(C)).The surface of the field oxide film 22 is also etched away together with the thin oxide H20, but the etching rate of the portion where impurity ions have been implanted is , since the impurity content is higher than in other parts where ions are not implanted,
), there is a step 22 on the field oxidized M22 surface.
a occurs.
次に、全面に多結晶シリコン層２４を堆積し、コレクタ
コンタクト層形成予定領域１６及びベース層エミツタ層
形成予定領域１８上に残すように多結晶シリコン層２４
をバターニングする（第３図（ｄｉ）、（ｄ２）、（ｄ
３）） 、すると、第３図（ｄ３）のＤＩｄ３−ＩＩｒ
ｄ３線断面図に示すように、フィールド酸化膜２２の段
差２２ａに多結晶シリコンの残渣２４ａが残る。第３図
（ｄｌ）の平面図に示すように、隣接するバイポーラト
ランジスタ２６．２８のコレクタコンタクト層形成予定
領域１６へのイオン注入をひとつのイオン注入窓３０で
行った場合には、そのイオン注入窓３０の縁に沿った段
差２２ａにおける多結晶シリコンの残渣２４ａが生ずる
。このため隣接するバイポーラトランジスタ２６．２８
のコレクタ同志がショートしてしまう。Next, a polycrystalline silicon layer 24 is deposited on the entire surface, and the polycrystalline silicon layer 24 is left on the collector contact layer formation area 16 and base layer emitter layer formation area 18.
(Figure 3 (di), (d2), (d)
3)) Then, DId3-IIr in Figure 3 (d3)
As shown in the sectional view taken along the line d3, polycrystalline silicon residue 24a remains on the step 22a of the field oxide film 22. As shown in the plan view of FIG. 3(dl), when ion implantation into the collector contact layer formation region 16 of the adjacent bipolar transistors 26 and 28 is performed using one ion implantation window 30, the ion implantation A polycrystalline silicon residue 24a forms at the step 22a along the edge of the window 30. Therefore, adjacent bipolar transistors 26, 28
My fellow collectors shorted out.
［発明が解決しようとする課題］
このように従来の半導体装置の製造方法では、上述のバ
イポーラトランジスタ以外の素子においても、フィール
ド酸化膜のような厚い酸化膜の一部分に不純物がイオン
注入されると、イオン注入されない部分との間でエツチ
ングレートに大きな差ができる。このため、エツチング
により境界部分に段差ができ、この段差に導電層の残渣
が生じ、この残渣によりショートする等の不都合が生じ
ていた。[Problems to be Solved by the Invention] As described above, in the conventional semiconductor device manufacturing method, even in elements other than the above-mentioned bipolar transistor, when impurity ions are implanted into a part of a thick oxide film such as a field oxide film, There is a large difference in etching rate between the ion-implanted portion and the non-ion-implanted portion. For this reason, a step is formed at the boundary portion due to etching, and a residue of the conductive layer is formed on this step, and this residue causes problems such as short circuits.
本発明は上記事情を考慮してなされたもので、酸化膜の
一部に不純物がイオン注入されても均一にエツチングさ
れ段差が発生しない半導体装置の製造方法を提供するこ
とを目的とする。The present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide a method for manufacturing a semiconductor device in which even if impurity ions are implanted into a part of an oxide film, the oxide film is etched uniformly and no steps are generated.
［課題を解決するための手段］ 本発明の原理を第１図のグラフを用いて説明する。[Means to solve the problem] The principle of the present invention will be explained using the graph of FIG.
本発明の原理は、酸化膜にイオン注入された不純物を熱
処理により拡散させエツチングレートに他の部分と差が
出ないようにしたものである。The principle of the present invention is to diffuse impurities ion-implanted into the oxide film through heat treatment so that the etching rate does not differ from other parts.
第１図に、酸化膜に不純物をイオン注入した後にウェッ
トエツチングした場合の酸化膜のエツチング量を示す、
＃Ｍ化膜にリン（Ｐ）を７０ｋｅＶ、７Ｘ１０”ｃｍ−
’でイオン注入した後に、純水が１００、ぶつ酸が１５
の割合で混合したエツチング液でウェットエツチングす
る。ウェットエツチングによる酸化膜のエツチング量［
Ａ］を縦軸にとり、エツチング処理時間［５ｅｃｌを横
軸にとる。Figure 1 shows the amount of etching of the oxide film when wet etching is performed after ion-implanting impurities into the oxide film.
# Phosphorus (P) is applied to the M film at 70keV, 7X10”cm-
After ion implantation with
Wet etching using an etching solution mixed in the following proportions. Etching amount of oxide film by wet etching [
A] is taken on the vertical axis, and the etching processing time [5ecl is taken on the horizontal axis.
曲線Ａは、不純物をイオン注入した後に特別な処理をす
ることなく酸化膜をエツチング処理した従来例のエツチ
ング量の変化を示したものである。Curve A shows the change in the amount of etching in a conventional example in which the oxide film was etched without any special treatment after ion implantation of impurities.
曲線Ｂは、不純物をイオン注入した後に９００°Ｃで３
０分間熱処理して酸化膜をエツチング処理した本発明の
一例のエツチング量の変化を示したものである０曲線Ｃ
は、不純物をイオン注入していない酸化膜をエツチング
処理した場合のエツチング量の変化を示したものである
。Curve B shows the temperature at 900°C after ion implantation of impurities.
0 curve C shows the change in the amount of etching in an example of the present invention in which the oxide film was etched by heat treatment for 0 minutes;
2 shows the change in the amount of etching when an oxide film without impurity ion implantation is etched.
第１図から明らかなように、本発明（曲線Ｂ）のように
熱処理すると、従来例（曲線Ａ）に比べてエツチングレ
ートが低下し、不純物をイオン注入しない場合（曲線Ｃ
）とほぼ同じエツチングレートとなる。As is clear from FIG. 1, when heat treatment is performed as in the present invention (curve B), the etching rate is lower than in the conventional example (curve A), and when no impurity ions are implanted (curve C).
) is almost the same etching rate.
なお、第１図の本発明の例では９００℃の場合のみ示し
ているが、９００℃前後及び９００℃より高温の場合も
同様にエツチングレートが低下する。Although the example of the present invention shown in FIG. 1 shows only the case of 900°C, the etching rate similarly decreases at temperatures around 900°C and higher than 900°C.
［作用］
本発明によれば、不純物をイオン注入した部分と他の部
分のエツチングレートにほとんど差がないので、酸化膜
が均一にエツチングされて段差が生じない。[Operation] According to the present invention, since there is almost no difference in the etching rate between the part into which impurity ions are implanted and the other parts, the oxide film is etched uniformly and no steps are formed.
［実施例］
本発明の一実施例による半導体装置の製造方法を第２図
を用いて説明する０本実施例も第３図と同様にバイポー
ラトランジスタを例として説明する。第３図と同一の部
分には同一の符号を付して説明を省略又は簡略にする。[Embodiment] A method for manufacturing a semiconductor device according to an embodiment of the present invention will be explained using FIG. 2. This embodiment will also be explained using a bipolar transistor as an example, similar to FIG. 3. The same parts as in FIG. 3 are given the same reference numerals to omit or simplify the explanation.
先ず、Ｎ型エピタキシャル層１４表面の、コレクタコン
タクト層形成予定領域１６とベース層エミツタ層形成予
定領域１８に薄い酸化Ｍ！２０、他の領域には厚いフィ
ールド酸化ＷＡ２２を形成した（第２図（ａ））後、レ
ジスト層２４を全面に形成し、コレクタコンタクト層形
成予定領域１６を含む大きめの領域のレジスト層２４を
除去する。引き続いてレジスト層２４をマスクとして不
純物のりん（Ｐ）を７０ｋｅＶ、ドーズ量Ｉ Ｘ １０
”ｅｓ−２の条件でイオン注入する（第２図（ｂ））
、 Ｎ型エピタキシャル層１４表面のコレクタ窓と共に
コレクタ窓周囲のフィールド酸化膜２２にも不純物がイ
オン注入される。First, on the surface of the N-type epitaxial layer 14, a thin oxide layer (M!) is applied to the collector contact layer formation area 16 and base layer emitter layer formation area 18. 20. After forming a thick field oxidation WA 22 in other areas (FIG. 2(a)), a resist layer 24 is formed on the entire surface, and a resist layer 24 is formed in a larger area including the area 16 where the collector contact layer is to be formed. Remove. Subsequently, using the resist layer 24 as a mask, impurity phosphorus (P) was applied at 70 keV and at a dose of I x 10.
Ion implantation is performed under ES-2 conditions (Figure 2 (b))
, Impurity ions are implanted not only into the collector window on the surface of the N-type epitaxial layer 14 but also into the field oxide film 22 around the collector window.
次に、８００〜９５０℃（望ましくは９００℃）で２０
〜６０分間（望ましくは３０分間）、全体を加熱する熱
処理を行う（第３図（Ｃ））、すると、フィールド酸化
膜２２に注入された不純物が拡散されると共に、半導体
基板１０上のコレクタコンタクト層形成予定領域１６に
注入された不純物も拡散され、高濃度埋込層１２に達す
るコレクタコンタクト層３２が形成される。Next, at 800 to 950°C (preferably 900°C),
A heat treatment is performed to heat the entire surface for ~60 minutes (preferably 30 minutes) (FIG. 3(C)). Then, the impurity implanted into the field oxide film 22 is diffused and the collector contact on the semiconductor substrate 10 is heated. The impurity implanted into the layer formation region 16 is also diffused, and a collector contact layer 32 reaching the high concentration buried layer 12 is formed.
次に、純水が１００、ふり酸が１５の割合のエツチング
液で３０秒間ウェットエツチングして、コレクタコンタ
クト層形成予定領域１６及びベース層エミツタ層形成予
定領域１８上の薄い酸化膜２０を除去する（第２図（ｄ
））、薄い酸化１１１２０と共にフィールド酸化Ｊ１ｇ
２２表面もエツチング除去されるが、不純物がイオン注
入された部分もイオン注入されない部分もエツチングレ
ートにほとんど差がないので、第２図（Ｃ）に示すよう
に、フィールド酸化ｆｉ２２表面に段差が生ずることな
く均一にエツチングされる。Next, wet etching is performed for 30 seconds with an etching solution containing 100 parts pure water and 15 parts fluoric acid to remove the thin oxide film 20 on the collector contact layer formation area 16 and base layer emitter layer formation area 18. (Figure 2(d)
)), field oxidation J1g with thin oxidation 11120
22 surface is also removed by etching, but since there is almost no difference in etching rate between the part where impurity ions are implanted and the part where ions are not implanted, a step is created on the field oxidized fi 22 surface, as shown in FIG. 2(C). Etched evenly without any scratches.
次に、全面に多結晶シリコン層２４を厚さ人だけ堆積し
、コレクタコンタクト層形成予定領域１６及びベース層
エミツタ層形成予定領域１８上に残すようにパターニン
グする（第２図（ｅｌ）、（ｅ２）、（ｅｓ）） 、本
実施例では第３図（ｅｓ）のＩＩｅ３− Ｉｆ ｅｓ；
Ｉ！断面図に示すように、フィールド酸化膜２２に段差
がないため、第２図（ｅｌ）の平面図に示ずように、多
結晶シリコンの残渣は生ぜす、バイポーラトランジスタ
２６．２８のコレクタ同志がショートすることはない。Next, a polycrystalline silicon layer 24 is deposited on the entire surface to a certain thickness, and patterned so as to remain on the collector contact layer formation region 16 and the base layer emitter layer formation region 18 (FIG. 2 (el), e2), (es)), IIe3-If es in FIG. 3 (es) in this example;
I! As shown in the cross-sectional view, there is no step in the field oxide film 22, so as shown in the plan view of FIG. There will be no short circuit.
次に、多結晶シリコン層２４から不純物を拡散してベー
ス領域３４を形成し、続いて多結晶シリコン層２４にエ
ミツタ窓を形成した後、全面に２５００人の酸化８３８
をを滞積し、この酸化膜３８をＲＩＨにより異方性エツ
チングし、エミツタ窓の側壁に酸化膜３８を残す（第２
図（ｆ））。Next, impurities are diffused from the polycrystalline silicon layer 24 to form a base region 34, and then an emitter window is formed in the polycrystalline silicon layer 24.
This oxide film 38 is anisotropically etched by RIH, leaving the oxide film 38 on the side wall of the emitter window (second
Figure (f)).
次に、エミツタ窓に１０００人の薄い多結晶シリコン層
４０を形成して、この多結晶シリコン層４０から不純物
を拡散してエミッタ領域４１を形成する。その後、酸化
膜３８にコンタクトホールを形成して、コレクタ電極４
２、エミッタ電極４４、ベース電極４６を形成して、バ
イポーラトランジスタを完成する（第２図（ａ））。Next, a 1,000-layer thin polycrystalline silicon layer 40 is formed in the emitter window, and an emitter region 41 is formed by diffusing impurities from this polycrystalline silicon layer 40. After that, a contact hole is formed in the oxide film 38 and the collector electrode 4
2. An emitter electrode 44 and a base electrode 46 are formed to complete the bipolar transistor (FIG. 2(a)).
このように本実施例によれば不純物をイオン注入した後
に熱処理することにより酸化膜中の不純物を拡散させて
、エツチングレートの均一化をはかることができる。As described above, according to this embodiment, by performing heat treatment after impurity ion implantation, the impurities in the oxide film can be diffused and the etching rate can be made uniform.
本発明は上記実施例に限らず種々の変形が可能である。The present invention is not limited to the above embodiments, and various modifications are possible.
例えば、上記実施例ではバイポーラトランジスタを製造
する場合を例として説明したが、ＭＯＳＦＥＴやパイＣ
ＭＯ８集積回路等のあらゆる素子の製造に適用でき、イ
オン注入する不純物もつんに限らず、いかなる不純物で
もよい。For example, in the above embodiment, the case of manufacturing a bipolar transistor was explained as an example;
It can be applied to the manufacture of all kinds of devices such as MO8 integrated circuits, and the impurity to be ion-implanted is not limited to just one, but any impurity can be used.
［発明の効果］
以上の通り、本発明によれば、不純物をイオン注入した
部分と他の部分のエツチングレートにほとんど差がない
ので、酸化膜が均一にエツチングされて段差が生ずるこ
とがなく、製造プロセスの安定化や歩留まりの向上に寄
与するところが太きい。[Effects of the Invention] As described above, according to the present invention, there is almost no difference in the etching rate between the part where impurity ions are implanted and the other parts, so the oxide film is etched uniformly and no steps are formed. It greatly contributes to stabilizing the manufacturing process and improving yield.
第１図は本発明の詳細な説明するグラフ、第２図は本発
明の一実施例による半導体装置の製造方法の工程断面図
、
第３図は従来の半導体装置の製造方法の工程断面図
である。
図において、
１０・・・半導体基板
１２・・・高濃度埋込層
１４・・・エピタキシャル層
１６・・・コレクタコンタクト層形成予定領域１８・・
・ベース層エミツタ層形成予定領域２０・・・酸化膜
２２・・・フィールド酸化膜
２２ａ・・・段差
２３・・・レジスト層
２４・・・多結晶シリコン層
２４ａ・・・残渣
２６．２８・・・バイポーラトランジスタ３０・・・イ
オン注入窓
３２・・・コレクタコンタクト層
３４・・・ベース領域
３８・・・酸化膜
４０・・・多結晶シリコン層
４１・・・エミッタ領域
４２・・・コレクタ電極
４４・・・エミッタ電極
４６・・・ベース電極FIG. 1 is a graph explaining the present invention in detail, FIG. 2 is a process sectional view of a method for manufacturing a semiconductor device according to an embodiment of the invention, and FIG. 3 is a process sectional view of a conventional method for manufacturing a semiconductor device. be. In the figure, 10... Semiconductor substrate 12... High concentration buried layer 14... Epitaxial layer 16... Collector contact layer formation region 18...
- Base layer emitter layer formation area 20...Oxide film 22...Field oxide film 22a...Step 23...Resist layer 24...Polycrystalline silicon layer 24a...Residue 26.28... - Bipolar transistor 30...Ion implantation window 32...Collector contact layer 34...Base region 38...Oxide film 40...Polycrystalline silicon layer 41...Emitter region 42...Collector electrode 44 ...Emitter electrode 46...Base electrode
Claims (1)
も前記酸化膜の一部を含む領域に不純物をイオン注入す
る第２工程と、前記酸化膜をエッチングする第３工程と
、導電層を堆積する第４工程とを有する半導体装置の製
造方法において、前記第２工程と前記第３工程の間に、
加熱する熱処理工程を設け、前記酸化膜の、不純物がイ
オン注入された部分のエッチングレートを下げることを
特徴とする半導体装置の製造方法。A first step of forming an oxide film on a semiconductor substrate, a second step of implanting impurity ions into a region including at least a part of the oxide film, a third step of etching the oxide film, and depositing a conductive layer. In the method of manufacturing a semiconductor device, the method includes a fourth step of: between the second step and the third step;
1. A method of manufacturing a semiconductor device, comprising: providing a heat treatment step to reduce the etching rate of a portion of the oxide film into which impurity ions are implanted.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23597289A JPH0399434A (en) | 1989-09-12 | 1989-09-12 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23597289A JPH0399434A (en) | 1989-09-12 | 1989-09-12 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0399434A true JPH0399434A (en) | 1991-04-24 |
Family
ID=16993935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23597289A Pending JPH0399434A (en) | 1989-09-12 | 1989-09-12 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0399434A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0832033A (en) * | 1994-06-30 | 1996-02-02 | Micron Technol Inc | Formation of low resistance current path between buried contact and diffusion region and semiconductor device containing such buried contact |
| KR100952310B1 (en) * | 2009-07-31 | 2010-04-09 | (주)콜리벤이엔지 | Exercise machine for strengthening a waist muscle |
-
1989
- 1989-09-12 JP JP23597289A patent/JPH0399434A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0832033A (en) * | 1994-06-30 | 1996-02-02 | Micron Technol Inc | Formation of low resistance current path between buried contact and diffusion region and semiconductor device containing such buried contact |
| KR100952310B1 (en) * | 2009-07-31 | 2010-04-09 | (주)콜리벤이엔지 | Exercise machine for strengthening a waist muscle |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4750971A (en) | Method of manufacturing a semiconductor device | |
| US4060427A (en) | Method of forming an integrated circuit region through the combination of ion implantation and diffusion steps | |
| JP2543948B2 (en) | Method for manufacturing semiconductor device | |
| US4408387A (en) | Method for producing a bipolar transistor utilizing an oxidized semiconductor masking layer in conjunction with an anti-oxidation mask | |
| KR100189739B1 (en) | Method of forming well for semiconductor wafer | |
| JPH0324737A (en) | Semiconductor device and manufacture thereof | |
| JPS6133253B2 (en) | ||
| JPH0399434A (en) | Manufacture of semiconductor device | |
| JPS6138858B2 (en) | ||
| JPS62241376A (en) | Manufacture of mos type semiconductor device | |
| JPH0443649A (en) | Semiconductor device and its preparation | |
| JPS61251165A (en) | Manufacture of bi-mis integrated circuit | |
| JPS60236247A (en) | Manufacture of semiconductor device | |
| JPH0479336A (en) | Production of semiconductor device | |
| JP3297102B2 (en) | Method of manufacturing MOSFET | |
| JPH0319239A (en) | Manufacture of semiconductor device | |
| JPH01144679A (en) | Manufacture of semiconductor device | |
| JPS63236363A (en) | Production of semiconductor device | |
| JPH0697276A (en) | Manufacture of semiconductor device | |
| JPH04213836A (en) | Manufacture of semiconductor device | |
| JPH04297039A (en) | Manufacture of semiconductor element | |
| JPS6362100B2 (en) | ||
| JPH02122620A (en) | Manufacture of semiconductor device | |
| JPH06310527A (en) | Semiconductor device and its manufacture | |
| JPH02240933A (en) | Manufacture of mos semiconductor device |