JPS6349935B2 - - Google Patents
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- JPS6349935B2 JPS6349935B2 JP54160086A JP16008679A JPS6349935B2 JP S6349935 B2 JPS6349935 B2 JP S6349935B2 JP 54160086 A JP54160086 A JP 54160086A JP 16008679 A JP16008679 A JP 16008679A JP S6349935 B2 JPS6349935 B2 JP S6349935B2
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- JP
- Japan
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- circuit
- frequency
- signal
- pll
- transistor
- Prior art date
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- Expired
Links
- 238000013016 damping Methods 0.000 claims description 17
- 230000010355 oscillation Effects 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 claims description 6
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- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/04—Modifications for maintaining constant the phase-locked loop damping factor when other loop parameters change
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Description
本発明は例えばデイジタルシンセサイザ方式の
ラジオ受信機等に用いて好適なPLL回路に関す
る。 斯の種PLL回路は入力信号の位相に追随する
位相同期回路として最近種々の用途に用いられて
おり、第1図はその一例である。すなわち第1図
は従来のPLL回路をラジオ受信機に適用した場
合を示すもので、ここでは受信周波数が例えば
76MHz〜108MHzの広帯域のFMラジオ受信機を
例にとり説明する。 第1図において、1は高周波増幅回路であつ
て、アンテナを介してこの高周波増幅回路1で受
信された高周波信号は混合回路2に供給され、こ
こで局部発振回路を形成するPLL回路3からの
局部発振周波数により中間周波信号に周波数変換
される。例えばローアヘテロダイン方式を考える
と高周波増幅回路1からの周波数79MHz〜108M
Hzの各信号に対してPLL回路3より周波数65.3〜
97.3MHzの各信号がそれぞれ対応して混合回路2
に供給され、もつて混合回路2の出力側には常に
10.7MHzの中間周波信号が得られる。 そしてこの中間周波信号は中間周波増幅回路
3′で増幅された後周波数弁別回路4で周波数弁
別されて振幅信号となり、更に低周波増幅回路5
で増幅されてスピーカ6より可聴周波信号として
放音される。 一方PLL回路3は例えば100kHzの基準信号を
発生する基準信号発生器10と、この基準信号発
生器10の周波数を1/20に分周する分周器11
と、後述するプログラマブルデイバイダ12から
の出力信号と分周器11からの分周信号を位相比
較する位相比較回路13と、この位相比較回路1
3からの位相誤差に応じた出力信号より雑音成分
や高周波成分を除去し、PLLが何らかの原因で
ロツクからはずれたような場合でも保持回路とし
て働き、ループを安定化する低域波器14と、
この低域波器14の出力信号を増幅する直流増
幅回路15と、この直流増幅回路15の出力信号
すなわち比較誤差信号に応じてその発振周波数が
制御される電圧制御型可変周波数発振回路(以下
VCOと云う)16と、このVCO16の発振周波
数をここでは上記分周器11の分周比と略々等し
い値をもつて分周するプリスケーラ17とからな
る。 低域波器14としては例えば増幅器18と、
この増幅器18の入出力端間に接続された容量C
のコンデンサ19および抵抗値R2の抵抗器20
と、入力側に設けられた抵抗値R1の抵抗器21
とから成る所謂能動RCフイルタが用いられる。 またプログラマブルデイバイダ12は、分周し
たい数をロジツク的にプログラムしてやると、そ
の数に応じて入力信号の周波数を分周する可変分
周器で、このプログラマブルデイバイダ12が分
周できないような高い周波数の入力信号を取り扱
う場合、第1図の如くプリスケーラ17をその前
後に設け、前もつてプログラマブルデイバイダ1
2が分周可能な周波数まで落としてやる。一般に
プログラマブルデイバイダ12の使用可能な周波
数の限界は数MHzであり、したがつてここでは
VCO16の発振周波数65.3〜97.3MHzをプリスケ
ーラ17で1/20に分周してプログラマブルデイバ
イダ12の入力周波数を3.265MHz〜4.865MHzと
する。そしてこの入力周波数はプログラマブルデ
イバイダ12で更に分周器11からの分周信号に
同じ周波数すなわち5kHzまで分周される。つま
りその入力周波数3.265MHz〜4.865MHzはプログ
ラマブルデイバイダ12で1/653〜1/973に分周さ
れたことになる。 ここでループの分周比すなわちVCO16の発
振周波数に対する位相比較回路13の帰還入力周
波数の分周比Nは、プリスケーラ17の分周比と
プログラマブルデイバイダ12の分周比の積で表
わされる。したがつてこの場合13060〜19460(20
×653〜20×973)となり、その値は大きく、また
その最大値と最小値の変化比も約1.5倍と大きい
ものとなる。 この分周比Nの値およびその変化比が大きい
と、低域波器14の各定数を設定するのが、ル
ープの遅延時間の影響等により、単に難しいだけ
でなく、その設定範囲が制限されてくるという不
都合がある。 ところで、携帯用ラジオ受信機の如く、機械的
振動を受ける機会の多い用途に斯るPLL回路を
用いる場合、ループのダンピング係数ξはその適
性値の範囲内で比較的大きい方に設定されるのが
通常である。このダンピング係数ξはループの過
渡応答特性を左右するバラメータで、次式によつ
て決定される。 ここでτ1、τ2は低域波器14の時数で、τ1=
R1C、τ2=R2C、Kはループ利得すなわち位相比
較回路13の変換利得、増幅器18の利得、直流
増幅回路15の電圧利得およびVCO16の電圧
周波数変換利得の積である。 一般にPLL回路は、ダンピング係数ξがξ=
0のときは自然周波数(ループを持続振動させた
と仮定した場合の振動角周波数)で持続振動、0
<ξ<1のときは減衰振動となる。そしてξ=1
のときを臨界制動の状態といい、これ以上になる
と振動しないでただ減衰するだけである。 したがつてPLL回路はダンピング係数ξが適
性値より大きすぎると位相ロツクせず、小さいと
上述の如く外部からの振動や雑音の影響を受けや
すくなるので、そのダンピング係数ξとしては所
定範囲で一定となることが望ましく、その適性値
は分周比にもよるが通常0.6〜0.8の値に設定され
る。 ところが従来のPLL回路の場合、そのダンピ
ング係数ξは第2図に示すように分周比Nの値の
1/2乗に反比例して変化する。したがつて例えば
上述の如く分周比Nの変化比1.5倍と大きい場合
は単に低域波器14の時定数を固定的に設定し
ただけではダンピング係数ξを一定にすることは
難しく、位相ロツクがはずれたり、外部からの振
動や雑音の影響を受けやすい。また分周比Nの値
が例えば上述の如く13060〜19460と大きいとルー
プの遅れによりダンピング係数ξの適性値の範囲
が狭くなり設定範囲が制限され、上述と同様位相
ロツクのはずれ等の問題を生じることになる。 また分周比Nの変化比が大きい場合、その分周
器により生じる位相遅れにより低域波器14の
周波数特性が狭くなるので、その特性を変える必
要があるが、従来の低域波器14の周波数特性
は第3図に示すように、固定された時定数τ1、τ2
で決定されるので、分周比Nの値に応じて周波数
特性を変えることができず、もつてループの応答
速度は総本的に劣化する。 本発明は斯る点に鑑みてなされたもので、構成
簡単にしてループのダンピング係数を所定範囲一
定と成し、PLLの諸特性を向上できるPLL回路
を提供するものである。 以下本発明の一実施例を第4図乃至第6図に基
づいて詳しく説明する。 本発明はPLL回路の回路構成のうち低域波
器を改善することにより後述されるような顕著な
効果を得ることができる。したがつて本実施例の
回路構成を示す第4図では関連する低域波器3
0の回路構成のみを記載するに留め、その他は省
略している。 第4図において31は位相比較回路13(第1
図)からの出力信号が印加される入力端子であつ
て、この入力端子31は抵抗器32を介して増幅
器33の入力端子に接続され、増幅器33の出力
端子は出力端子34に接続される。出力端子34
より低域波器30の出力信号が直流増幅回路1
5(第1図)に供給される。 また増幅器33の入出端子間には直列接続され
たコンデンサ35および抵抗器36が接続され
る。更に抵抗器36の両端には直列接続のトラン
ジスタ37および抵抗器38が並列接続され、ト
ランジスタ37は+B電源とアース間に接続され
たバイアス用抵抗器39および40によりそのベ
ースにバイアス電圧が供給される。また増幅器3
3も+B電源より電源が供給されている。 次にこの回路の動作を説明する。いま増幅器3
3の出力圧をVO、トランジスタ37のベース電
圧をVBとすると、VO≧VBのときはトランジスタ
37がオフの状態であるので、低域波器30の
時定数τ1は1=R1Cとなり、τ2はτ21=R21Cとなる。
ここでR1、R21はそれぞれ抵抗器32,36の
値、Cはコンデンサ35の値である。一方VO<
VBのときはトランジスタ37がオンの状態とな
るので、τ1は変らずもτ2はτ22=R21R22となる。
ここでR22は抵抗器38の値とトランジスタ37
の出力インビーダンスの合成値である。したがつ
てトランジスタ37はスイツチング素子と云うよ
りむしろ可変インビーダンス素子として働く。 第5図は低域波器30を用いた場合のPLL
のダンピング係数ξ対分周比Nの関係を示したも
ので、第5図において破線aおよびbはそれぞれ
R21およびR21R22に依存した特性で、実線cが
これらの合成に基づく特性である。この第5図よ
り出力電圧VOに応じてτ2を変化させることによ
つて、分周比Nの変化にも拘らず、ダンピング係
数ξを所定の範囲内で適性値例えば
ラジオ受信機等に用いて好適なPLL回路に関す
る。 斯の種PLL回路は入力信号の位相に追随する
位相同期回路として最近種々の用途に用いられて
おり、第1図はその一例である。すなわち第1図
は従来のPLL回路をラジオ受信機に適用した場
合を示すもので、ここでは受信周波数が例えば
76MHz〜108MHzの広帯域のFMラジオ受信機を
例にとり説明する。 第1図において、1は高周波増幅回路であつ
て、アンテナを介してこの高周波増幅回路1で受
信された高周波信号は混合回路2に供給され、こ
こで局部発振回路を形成するPLL回路3からの
局部発振周波数により中間周波信号に周波数変換
される。例えばローアヘテロダイン方式を考える
と高周波増幅回路1からの周波数79MHz〜108M
Hzの各信号に対してPLL回路3より周波数65.3〜
97.3MHzの各信号がそれぞれ対応して混合回路2
に供給され、もつて混合回路2の出力側には常に
10.7MHzの中間周波信号が得られる。 そしてこの中間周波信号は中間周波増幅回路
3′で増幅された後周波数弁別回路4で周波数弁
別されて振幅信号となり、更に低周波増幅回路5
で増幅されてスピーカ6より可聴周波信号として
放音される。 一方PLL回路3は例えば100kHzの基準信号を
発生する基準信号発生器10と、この基準信号発
生器10の周波数を1/20に分周する分周器11
と、後述するプログラマブルデイバイダ12から
の出力信号と分周器11からの分周信号を位相比
較する位相比較回路13と、この位相比較回路1
3からの位相誤差に応じた出力信号より雑音成分
や高周波成分を除去し、PLLが何らかの原因で
ロツクからはずれたような場合でも保持回路とし
て働き、ループを安定化する低域波器14と、
この低域波器14の出力信号を増幅する直流増
幅回路15と、この直流増幅回路15の出力信号
すなわち比較誤差信号に応じてその発振周波数が
制御される電圧制御型可変周波数発振回路(以下
VCOと云う)16と、このVCO16の発振周波
数をここでは上記分周器11の分周比と略々等し
い値をもつて分周するプリスケーラ17とからな
る。 低域波器14としては例えば増幅器18と、
この増幅器18の入出力端間に接続された容量C
のコンデンサ19および抵抗値R2の抵抗器20
と、入力側に設けられた抵抗値R1の抵抗器21
とから成る所謂能動RCフイルタが用いられる。 またプログラマブルデイバイダ12は、分周し
たい数をロジツク的にプログラムしてやると、そ
の数に応じて入力信号の周波数を分周する可変分
周器で、このプログラマブルデイバイダ12が分
周できないような高い周波数の入力信号を取り扱
う場合、第1図の如くプリスケーラ17をその前
後に設け、前もつてプログラマブルデイバイダ1
2が分周可能な周波数まで落としてやる。一般に
プログラマブルデイバイダ12の使用可能な周波
数の限界は数MHzであり、したがつてここでは
VCO16の発振周波数65.3〜97.3MHzをプリスケ
ーラ17で1/20に分周してプログラマブルデイバ
イダ12の入力周波数を3.265MHz〜4.865MHzと
する。そしてこの入力周波数はプログラマブルデ
イバイダ12で更に分周器11からの分周信号に
同じ周波数すなわち5kHzまで分周される。つま
りその入力周波数3.265MHz〜4.865MHzはプログ
ラマブルデイバイダ12で1/653〜1/973に分周さ
れたことになる。 ここでループの分周比すなわちVCO16の発
振周波数に対する位相比較回路13の帰還入力周
波数の分周比Nは、プリスケーラ17の分周比と
プログラマブルデイバイダ12の分周比の積で表
わされる。したがつてこの場合13060〜19460(20
×653〜20×973)となり、その値は大きく、また
その最大値と最小値の変化比も約1.5倍と大きい
ものとなる。 この分周比Nの値およびその変化比が大きい
と、低域波器14の各定数を設定するのが、ル
ープの遅延時間の影響等により、単に難しいだけ
でなく、その設定範囲が制限されてくるという不
都合がある。 ところで、携帯用ラジオ受信機の如く、機械的
振動を受ける機会の多い用途に斯るPLL回路を
用いる場合、ループのダンピング係数ξはその適
性値の範囲内で比較的大きい方に設定されるのが
通常である。このダンピング係数ξはループの過
渡応答特性を左右するバラメータで、次式によつ
て決定される。 ここでτ1、τ2は低域波器14の時数で、τ1=
R1C、τ2=R2C、Kはループ利得すなわち位相比
較回路13の変換利得、増幅器18の利得、直流
増幅回路15の電圧利得およびVCO16の電圧
周波数変換利得の積である。 一般にPLL回路は、ダンピング係数ξがξ=
0のときは自然周波数(ループを持続振動させた
と仮定した場合の振動角周波数)で持続振動、0
<ξ<1のときは減衰振動となる。そしてξ=1
のときを臨界制動の状態といい、これ以上になる
と振動しないでただ減衰するだけである。 したがつてPLL回路はダンピング係数ξが適
性値より大きすぎると位相ロツクせず、小さいと
上述の如く外部からの振動や雑音の影響を受けや
すくなるので、そのダンピング係数ξとしては所
定範囲で一定となることが望ましく、その適性値
は分周比にもよるが通常0.6〜0.8の値に設定され
る。 ところが従来のPLL回路の場合、そのダンピ
ング係数ξは第2図に示すように分周比Nの値の
1/2乗に反比例して変化する。したがつて例えば
上述の如く分周比Nの変化比1.5倍と大きい場合
は単に低域波器14の時定数を固定的に設定し
ただけではダンピング係数ξを一定にすることは
難しく、位相ロツクがはずれたり、外部からの振
動や雑音の影響を受けやすい。また分周比Nの値
が例えば上述の如く13060〜19460と大きいとルー
プの遅れによりダンピング係数ξの適性値の範囲
が狭くなり設定範囲が制限され、上述と同様位相
ロツクのはずれ等の問題を生じることになる。 また分周比Nの変化比が大きい場合、その分周
器により生じる位相遅れにより低域波器14の
周波数特性が狭くなるので、その特性を変える必
要があるが、従来の低域波器14の周波数特性
は第3図に示すように、固定された時定数τ1、τ2
で決定されるので、分周比Nの値に応じて周波数
特性を変えることができず、もつてループの応答
速度は総本的に劣化する。 本発明は斯る点に鑑みてなされたもので、構成
簡単にしてループのダンピング係数を所定範囲一
定と成し、PLLの諸特性を向上できるPLL回路
を提供するものである。 以下本発明の一実施例を第4図乃至第6図に基
づいて詳しく説明する。 本発明はPLL回路の回路構成のうち低域波
器を改善することにより後述されるような顕著な
効果を得ることができる。したがつて本実施例の
回路構成を示す第4図では関連する低域波器3
0の回路構成のみを記載するに留め、その他は省
略している。 第4図において31は位相比較回路13(第1
図)からの出力信号が印加される入力端子であつ
て、この入力端子31は抵抗器32を介して増幅
器33の入力端子に接続され、増幅器33の出力
端子は出力端子34に接続される。出力端子34
より低域波器30の出力信号が直流増幅回路1
5(第1図)に供給される。 また増幅器33の入出端子間には直列接続され
たコンデンサ35および抵抗器36が接続され
る。更に抵抗器36の両端には直列接続のトラン
ジスタ37および抵抗器38が並列接続され、ト
ランジスタ37は+B電源とアース間に接続され
たバイアス用抵抗器39および40によりそのベ
ースにバイアス電圧が供給される。また増幅器3
3も+B電源より電源が供給されている。 次にこの回路の動作を説明する。いま増幅器3
3の出力圧をVO、トランジスタ37のベース電
圧をVBとすると、VO≧VBのときはトランジスタ
37がオフの状態であるので、低域波器30の
時定数τ1は1=R1Cとなり、τ2はτ21=R21Cとなる。
ここでR1、R21はそれぞれ抵抗器32,36の
値、Cはコンデンサ35の値である。一方VO<
VBのときはトランジスタ37がオンの状態とな
るので、τ1は変らずもτ2はτ22=R21R22となる。
ここでR22は抵抗器38の値とトランジスタ37
の出力インビーダンスの合成値である。したがつ
てトランジスタ37はスイツチング素子と云うよ
りむしろ可変インビーダンス素子として働く。 第5図は低域波器30を用いた場合のPLL
のダンピング係数ξ対分周比Nの関係を示したも
ので、第5図において破線aおよびbはそれぞれ
R21およびR21R22に依存した特性で、実線cが
これらの合成に基づく特性である。この第5図よ
り出力電圧VOに応じてτ2を変化させることによ
つて、分周比Nの変化にも拘らず、ダンピング係
数ξを所定の範囲内で適性値例えば
【式】の値に
一定とすることができることが理解される。
第6図は低域波器30の周波数特性を示すも
ので、時定数τ1に依存する領域6dB/octの傾き
をもつて落ちてその後一定となる時定数τ2に依存
する領域はτ2を変えることにより可変できること
がわかる。つまり分周比Nが大きい時は周波数特
性を広げ、小さい時は周波数特性を狭くするよう
に働く。 上述の如く本発明によれば、低域濾波器に増幅
器とこの増幅器の入・出力間にベースがバイアス
されたトランジスタを含む抵抗器とコンデンサを
有する時定数回路とを設け、トランジスタを位相
比較器からの制御信号に応じてオンオフ制御して
時定数回路の時定数を切換えると共にオン時にト
ランジスタの出力インピーダンスを可変し、分周
比の変化にも拘らずPLLのダンピング係数を一
定範囲に収めるようにしたので、ダンピング係数
の変化を少くすることができ、たとえループの分
周比の値やその変化比が大きくても位相ロツクが
はずれたり、外部からの振動や雑音の影響を受け
ることはなく、しかも分周比の値に応じて低域
波器の周波数特性を自動的に切換えることができ
るので、ループの位相遅れを生じることなく極め
て応答速度の早いPLLとすることができる。 またダンピング係数の変化範囲が少ないため、
低域波器の定数設定の自由度を大きくすること
ができる。 更に時定数の切換信号として特別なものを必要
とせず、VCO制御電圧そのものを使用している
ので、切換検出回路等特別な回路を設ける必要が
なく回路構成が簡単となる。 またVCO制御電圧そのものを切換信号に使用
しているので、外部要因の影響が少ない。つまり
最終的に必要なVCO制御電圧を切換える時点
(電圧値)のバラツキが少ない。 更にバイアス用抵抗器39および40の値によ
り切換信号すなわちトランジスタ37のベース電
圧VBを任意に選定することができる。
ので、時定数τ1に依存する領域6dB/octの傾き
をもつて落ちてその後一定となる時定数τ2に依存
する領域はτ2を変えることにより可変できること
がわかる。つまり分周比Nが大きい時は周波数特
性を広げ、小さい時は周波数特性を狭くするよう
に働く。 上述の如く本発明によれば、低域濾波器に増幅
器とこの増幅器の入・出力間にベースがバイアス
されたトランジスタを含む抵抗器とコンデンサを
有する時定数回路とを設け、トランジスタを位相
比較器からの制御信号に応じてオンオフ制御して
時定数回路の時定数を切換えると共にオン時にト
ランジスタの出力インピーダンスを可変し、分周
比の変化にも拘らずPLLのダンピング係数を一
定範囲に収めるようにしたので、ダンピング係数
の変化を少くすることができ、たとえループの分
周比の値やその変化比が大きくても位相ロツクが
はずれたり、外部からの振動や雑音の影響を受け
ることはなく、しかも分周比の値に応じて低域
波器の周波数特性を自動的に切換えることができ
るので、ループの位相遅れを生じることなく極め
て応答速度の早いPLLとすることができる。 またダンピング係数の変化範囲が少ないため、
低域波器の定数設定の自由度を大きくすること
ができる。 更に時定数の切換信号として特別なものを必要
とせず、VCO制御電圧そのものを使用している
ので、切換検出回路等特別な回路を設ける必要が
なく回路構成が簡単となる。 またVCO制御電圧そのものを切換信号に使用
しているので、外部要因の影響が少ない。つまり
最終的に必要なVCO制御電圧を切換える時点
(電圧値)のバラツキが少ない。 更にバイアス用抵抗器39および40の値によ
り切換信号すなわちトランジスタ37のベース電
圧VBを任意に選定することができる。
第1図は従来のPLL回路を用いたFMラジオ受
信機の一例を示すブロツク図、第2図および第3
図は第1図の動作説明に供するための特性図、第
4図は本発明の一実施例を示す回路図、第5図お
よび第6図は第4図の動作説明に供するための特
性図である。 10は基準信号発振器、11は分周器、12は
プログラマブルデバイダ、13は位相比較回路、
15は直流増幅回路、16は電圧制御型可変周波
数発振回路(VCO)、17はプリスケーラ、30
は低域波器である。
信機の一例を示すブロツク図、第2図および第3
図は第1図の動作説明に供するための特性図、第
4図は本発明の一実施例を示す回路図、第5図お
よび第6図は第4図の動作説明に供するための特
性図である。 10は基準信号発振器、11は分周器、12は
プログラマブルデバイダ、13は位相比較回路、
15は直流増幅回路、16は電圧制御型可変周波
数発振回路(VCO)、17はプリスケーラ、30
は低域波器である。
Claims (1)
- 1 可変周波数発振回路と、この可変周波数発振
回路の出力信号と基準信号とを位相比較する位相
比較回路と、上記可変周波数発振回路と上記位相
比較回路の間に設けられた分周器と、上記位相比
較回路の比較誤差信号を制御信号として上記可変
周波数発振回路へ供給する低域濾波器とを有し、
上記制御信号に応じて上記可変周波数発振回路の
発振周波数が制御されるPLL回路において、上
記低域濾波器に増幅器と、該増幅器の入・出力端
間に接続されたコンデンサ及び第1の抵抗器、該
第1の抵抗器と並列に第2の抵抗器を介してコレ
クタ−エミツタ路が接続され、ベースにバイアス
電圧が供給されるトランジスタを有する時定数回
路とを設け、上記トランジスタを上記制御信号に
応じてオンオフ制御して上記時定数回路の時定数
を切換えると共にオン時に上記トランジスタの出
力インピーダンスを可変し、分周比の変化にも拘
らずPLLのダンピング係数を所定範囲内で一定
とするようにしたことを特徴とするPLL回路。
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16008679A JPS5683135A (en) | 1979-12-10 | 1979-12-10 | Pll circuit |
AU65129/80A AU541683B2 (en) | 1979-12-10 | 1980-12-05 | Phase locked loop |
CA000366255A CA1160699A (en) | 1979-12-10 | 1980-12-05 | Phase locked loop circuit |
GB8039254A GB2065396B (en) | 1979-12-10 | 1980-12-08 | Phase locked loop circuits |
US06/214,740 US4355413A (en) | 1979-12-10 | 1980-12-09 | Phase locked loop circuit |
AT0597680A AT386498B (de) | 1979-12-10 | 1980-12-09 | Phasenverriegelte schleifenschaltung |
NL8006711A NL8006711A (nl) | 1979-12-10 | 1980-12-10 | Als fasevergrendelde lus uitgevoerde schakeling. |
FR8026227A FR2471703B1 (fr) | 1979-12-10 | 1980-12-10 | Circuit a boucle verrouillee en phase |
DE19803046540 DE3046540A1 (de) | 1979-12-10 | 1980-12-10 | Phasenregelkreis |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16008679A JPS5683135A (en) | 1979-12-10 | 1979-12-10 | Pll circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5683135A JPS5683135A (en) | 1981-07-07 |
JPS6349935B2 true JPS6349935B2 (ja) | 1988-10-06 |
Family
ID=15707554
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16008679A Granted JPS5683135A (en) | 1979-12-10 | 1979-12-10 | Pll circuit |
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Country | Link |
---|---|
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JP (1) | JPS5683135A (ja) |
AT (1) | AT386498B (ja) |
AU (1) | AU541683B2 (ja) |
CA (1) | CA1160699A (ja) |
DE (1) | DE3046540A1 (ja) |
FR (1) | FR2471703B1 (ja) |
GB (1) | GB2065396B (ja) |
NL (1) | NL8006711A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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DE2812377C2 (de) * | 1978-03-21 | 1983-06-30 | Siemens AG, 1000 Berlin und 8000 München | Phasengeregelter Oszillator |
-
1979
- 1979-12-10 JP JP16008679A patent/JPS5683135A/ja active Granted
-
1980
- 1980-12-05 AU AU65129/80A patent/AU541683B2/en not_active Ceased
- 1980-12-05 CA CA000366255A patent/CA1160699A/en not_active Expired
- 1980-12-08 GB GB8039254A patent/GB2065396B/en not_active Expired
- 1980-12-09 AT AT0597680A patent/AT386498B/de not_active IP Right Cessation
- 1980-12-09 US US06/214,740 patent/US4355413A/en not_active Expired - Lifetime
- 1980-12-10 FR FR8026227A patent/FR2471703B1/fr not_active Expired
- 1980-12-10 DE DE19803046540 patent/DE3046540A1/de not_active Ceased
- 1980-12-10 NL NL8006711A patent/NL8006711A/nl not_active Application Discontinuation
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Also Published As
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---|---|
AU6512980A (en) | 1981-06-18 |
JPS5683135A (en) | 1981-07-07 |
AU541683B2 (en) | 1985-01-17 |
US4355413A (en) | 1982-10-19 |
ATA597680A (de) | 1988-01-15 |
AT386498B (de) | 1988-08-25 |
GB2065396B (en) | 1983-11-30 |
CA1160699A (en) | 1984-01-17 |
FR2471703B1 (fr) | 1986-07-25 |
NL8006711A (nl) | 1981-07-01 |
FR2471703A1 (fr) | 1981-06-19 |
DE3046540A1 (de) | 1981-08-27 |
GB2065396A (en) | 1981-06-24 |
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