JPS634719A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPS634719A JPS634719A JP14852286A JP14852286A JPS634719A JP S634719 A JPS634719 A JP S634719A JP 14852286 A JP14852286 A JP 14852286A JP 14852286 A JP14852286 A JP 14852286A JP S634719 A JPS634719 A JP S634719A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 15
- 239000003990 capacitor Substances 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄ （アナログ／デジタル）変換回路に関
し、特に構成回路の高集積化、高速化を図ったＡ／Ｄ変
換回路に関する。
し、特に構成回路の高集積化、高速化を図ったＡ／Ｄ変
換回路に関する。
第２図はＡ／Ｄ変換回路の従来例を示す回路図である。
基準電位ＶＲ］！ｉＦ を抵抗Ｒ０〜Ｒｎで分割した比
１！！２１１１圧を利用するいわゆる抵抗スト＋７７グ
型Ｄ ／ Ａ ｆ換器と単位容ｆｃＩＯとそれの２のべ
き乗の関係にある容量をもつ容量群（従来例ではＣＩｏ
×２°＝Ｃ１１、Ｃ＋ｏＸ ２’＝（：、□）で構成さ
れた比較電圧を利用するいわゆる電荷再分配型Ｄ／Ａ変
換器とを組合わせたもので、抵抗ストリング型Ｄ／Ａ変
換器が上位ビットを、また電荷再分配型Ｄ／Ａ変換器が
下位ビットを受け持ちコンパレータ０Ｐ１１とゲート回
路Ｇｌｌとで入力を遂次比較しつつ最後に所望のＡ／Ｄ
変換値を得る。
１！！２１１１圧を利用するいわゆる抵抗スト＋７７グ
型Ｄ ／ Ａ ｆ換器と単位容ｆｃＩＯとそれの２のべ
き乗の関係にある容量をもつ容量群（従来例ではＣＩｏ
×２°＝Ｃ１１、Ｃ＋ｏＸ ２’＝（：、□）で構成さ
れた比較電圧を利用するいわゆる電荷再分配型Ｄ／Ａ変
換器とを組合わせたもので、抵抗ストリング型Ｄ／Ａ変
換器が上位ビットを、また電荷再分配型Ｄ／Ａ変換器が
下位ビットを受け持ちコンパレータ０Ｐ１１とゲート回
路Ｇｌｌとで入力を遂次比較しつつ最後に所望のＡ／Ｄ
変換値を得る。
各タイミングを追ってさらに詳しく説明する。
まず、スイッチＳ１゜が閉じコンパレータＯｐＨのコン
パレートレベルに入力をバイアススル。コノ時Ｘ イｙ
ｆ Ｓ’ｓ ＋ ５ｔ２ｅ Ｓ＋＋Ｈ７すｌ：ｌ り
入力”ｔｚｉ ト接続するよう切替えらｎている。これ
がサンプルアンドホールドのタイミングでアナログ人力
ｖＩｎは容ｔｃ＋ｏ ｒ Ｃａｔ ！ Ｃ１ｚの間に保
持されている。
パレートレベルに入力をバイアススル。コノ時Ｘ イｙ
ｆ Ｓ’ｓ ＋ ５ｔ２ｅ Ｓ＋＋Ｈ７すｌ：ｌ り
入力”ｔｚｉ ト接続するよう切替えらｎている。これ
がサンプルアンドホールドのタイミングでアナログ人力
ｖＩｎは容ｔｃ＋ｏ ｒ Ｃａｔ ！ Ｃ１ｚの間に保
持されている。
次にスイッチＳ、。が開きスイッチＳ１１ ｔ ＳＩ！
はそのままでスイッチＳ１４が抵抗ス） ＩＪング型Ｄ
りＡ変換器側を選ぶ。この時、最初スイッチ群ＳＷ１゜
はＶＲｇｒ Ｘ １／２を選び容量０１０ ｚ Ｃ１１
ｒ Ｃ１！の間に保持されているアナログ値ｖ１ｎトコ
ンパｖ−夕０ｐＨによって比較され大きければ次にスイ
ッチ群ｔｒｉ Ｖｕｇｐ ｘ ３／４ ヲ、ｔ ｆｃ
小すケｎハＶＲＢＦ Ｘ １／４というようにいわゆる
バイナリ−サーチを行なう。
はそのままでスイッチＳ１４が抵抗ス） ＩＪング型Ｄ
りＡ変換器側を選ぶ。この時、最初スイッチ群ＳＷ１゜
はＶＲｇｒ Ｘ １／２を選び容量０１０ ｚ Ｃ１１
ｒ Ｃ１！の間に保持されているアナログ値ｖ１ｎトコ
ンパｖ−夕０ｐＨによって比較され大きければ次にスイ
ッチ群ｔｒｉ Ｖｕｇｐ ｘ ３／４ ヲ、ｔ ｆｃ
小すケｎハＶＲＢＦ Ｘ １／４というようにいわゆる
バイナリ−サーチを行なう。
これらはコンパレータ０Ｐ１１の出力がゲート回路Ｇｌ
ｌ を通り次の比較を行なう直前にスイッチ群１０を
切り換えることにより実行される。
ｌ を通り次の比較を行なう直前にスイッチ群１０を
切り換えることにより実行される。
このようにして上位ビットが決まると次に電荷再分配型
Ｄ／Ａ変換器側でさらに細かくサーチを行なう。つまり
もしコンパレータ０Ｐ１１の出力がハイ（Ｈｉｇｈ）で
あるとすると、スイッチＳＩ４がスイッチＳ１３に対し
て低い電位になるように切替わりそれと同時にスイッチ
Ｓｌｔはスイッチ８１３側になる。この結果抵抗ストリ
ング型Ｄ／Ａ変換器側で得られる最少のレベルのさらに
１／２したレベルがプラスさｎる。さらにコンパレータ
０Ｐ１１の出力カハイであればＬ Ｓ Ｂ （Ｌｅａｓ
ｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ）を決めるスイッ
チＳｌｌがスイッチＳ１３側になりその時のコンパレー
タ０Ｐ１１の出力がＬＳＢを決める。もちろんこれらス
イッチＳＩ□〜８１４はゲート回路Ｇｌｌ によりコン
トロールされている。
Ｄ／Ａ変換器側でさらに細かくサーチを行なう。つまり
もしコンパレータ０Ｐ１１の出力がハイ（Ｈｉｇｈ）で
あるとすると、スイッチＳＩ４がスイッチＳ１３に対し
て低い電位になるように切替わりそれと同時にスイッチ
Ｓｌｔはスイッチ８１３側になる。この結果抵抗ストリ
ング型Ｄ／Ａ変換器側で得られる最少のレベルのさらに
１／２したレベルがプラスさｎる。さらにコンパレータ
０Ｐ１１の出力カハイであればＬ Ｓ Ｂ （Ｌｅａｓ
ｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ）を決めるスイッ
チＳｌｌがスイッチＳ１３側になりその時のコンパレー
タ０Ｐ１１の出力がＬＳＢを決める。もちろんこれらス
イッチＳＩ□〜８１４はゲート回路Ｇｌｌ によりコン
トロールされている。
上述した従来のＡ／Ｄ変換回路はスイッチ群を２分割し
交互に一方は抵抗ストリング型Ｄ／Ａ変換器、もう−方
は電荷再分配型のＤ／Ａ変換器側に接続するようにしな
ければならない。この為、抵抗ストリング型Ｄ／Ａ変換
器部の配置が複雑になるとともにアナログ値を保持する
各容量に数多くのスイッチが必要となり、これらスイッ
チのオン抵抗及び寄生容量がＡ／Ｄ変換回路の動作スピ
ードを制限するという欠点がある。
交互に一方は抵抗ストリング型Ｄ／Ａ変換器、もう−方
は電荷再分配型のＤ／Ａ変換器側に接続するようにしな
ければならない。この為、抵抗ストリング型Ｄ／Ａ変換
器部の配置が複雑になるとともにアナログ値を保持する
各容量に数多くのスイッチが必要となり、これらスイッ
チのオン抵抗及び寄生容量がＡ／Ｄ変換回路の動作スピ
ードを制限するという欠点がある。
本発明のＡ／Ｄ変換回路は、コンパレータの一方の入力
に第１のスイッチと第１のスイッチ群とを接続し前記第
１のスイッチにはアナログ入力を受け前記第１のスイッ
チ群にＦｊＬ第１の基準電位を抵抗であらかじめ設定す
るきざみ幅で分割した回路の各接点電位を入力するとと
もに前記コンパレータの他方の入力には複数の容量を接
続してそのうちの１つは最小単位の容量で第２のスイッ
チを並列接続して第２の基準電位との間に挿入し他の容
量は前記最小単位の容量の２のべき乗倍の容量群で第２
のスイッチ群を介して前記第２の基準電位か別に設ける
第３の基準電位もしくは第４の基準電位のいずれかと接
続されかつ前記第２の基臨電位と第３の基準電位及び第
４の基準電位と第２の基準電位の差はいずｎも同じでか
つ前記第１の基準電位を抵抗で分割した回路の最小のき
ざみ幅と同じであるようにした回路を有して構成される
。
に第１のスイッチと第１のスイッチ群とを接続し前記第
１のスイッチにはアナログ入力を受け前記第１のスイッ
チ群にＦｊＬ第１の基準電位を抵抗であらかじめ設定す
るきざみ幅で分割した回路の各接点電位を入力するとと
もに前記コンパレータの他方の入力には複数の容量を接
続してそのうちの１つは最小単位の容量で第２のスイッ
チを並列接続して第２の基準電位との間に挿入し他の容
量は前記最小単位の容量の２のべき乗倍の容量群で第２
のスイッチ群を介して前記第２の基準電位か別に設ける
第３の基準電位もしくは第４の基準電位のいずれかと接
続されかつ前記第２の基臨電位と第３の基準電位及び第
４の基準電位と第２の基準電位の差はいずｎも同じでか
つ前記第１の基準電位を抵抗で分割した回路の最小のき
ざみ幅と同じであるようにした回路を有して構成される
。
〔実施例〕
次に、本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例を示す回路図である。
第１の基準電位ＶＲＥＦ を抵抗ｒ０〜ｒ１１で分割し
たいわゆる抵抗ストリング型Ｄ／Ａ変換器と、単位容量
Ｃ６とその２のべき乗の関係にある容量群（実施例では
Ｃ，ｘ２°＝Ｃ＋ 、 Ｃｏ Ｘ ２ ＝”ｔ ）で構
成したいわゆる電荷再分配型Ｄ／Ａ変換器とを組合わせ
たもので、抵抗ストリング型Ｄ／Ａ変換器が上位ビット
を、また電荷再分配型Ｄ／Ａ変換器が下位ビットを受け
持ちコンパレータＯＰ１とゲート回路Ｇ１とで遂次比較
しつつ最後に所望のＡ／Ｄ変換値を得る。
たいわゆる抵抗ストリング型Ｄ／Ａ変換器と、単位容量
Ｃ６とその２のべき乗の関係にある容量群（実施例では
Ｃ，ｘ２°＝Ｃ＋ 、 Ｃｏ Ｘ ２ ＝”ｔ ）で構
成したいわゆる電荷再分配型Ｄ／Ａ変換器とを組合わせ
たもので、抵抗ストリング型Ｄ／Ａ変換器が上位ビット
を、また電荷再分配型Ｄ／Ａ変換器が下位ビットを受け
持ちコンパレータＯＰ１とゲート回路Ｇ１とで遂次比較
しつつ最後に所望のＡ／Ｄ変換値を得る。
ここまでの基本構成は従来例とほとんど変わりがない。
次に各タイミングを追ってさらに詳しく説明する。まず
、ス、イッチＳ３が閉じコンパレートレベルに入力をバ
イアスする。
、ス、イッチＳ３が閉じコンパレートレベルに入力をバ
イアスする。
この時第１のスイッチＳ４も閉じ容ｆ、ＣＩｎＫアナロ
グ人力Ｖｉｎが蓄えられる。この時さら（て第２のスイ
ッチ群ＳＷ２を形成するスイッチＳ、、Ｓ。
グ人力Ｖｉｎが蓄えられる。この時さら（て第２のスイ
ッチ群ＳＷ２を形成するスイッチＳ、、Ｓ。
が第２の基準電位のコモンと接続され、第２のスイッチ
スイッチＳ０も閉じコンパレータＯＰ１のコモンレベル
が決定スル。
スイッチＳ０も閉じコンパレータＯＰ１のコモンレベル
が決定スル。
次に第２のスイッチ群を構成するスイッチ” Ｉ ＋８
２はそのままでスイッチｂ Ｏｒ ８３＋ ８４ が
開き第１のスイッチ群としてのスイッチ群ＳＷＩがコン
パレータＯＰ１の出力がゲート回路Ｇ１を通シバイナリ
ーサーチを行なうように切替わる。
２はそのままでスイッチｂ Ｏｒ ８３＋ ８４ が
開き第１のスイッチ群としてのスイッチ群ＳＷＩがコン
パレータＯＰ１の出力がゲート回路Ｇ１を通シバイナリ
ーサーチを行なうように切替わる。
このようにして上位ビットが決まると次にコンパン−夕
ＯＰ１のコモン側に接続した電荷再分配型Ｄ／Ａ変換器
でコモンレベルを変化させる事によりさらに細かくサー
チを行なう。つまり、もしコンパレータＯＰ１の出力が
ハイであるとするとスイッチＳ、はコモンよシも高い電
圧の第３の基準電圧、コモン十を選ぶ。ここでコモン＋
は抵抗ストリングｆ６ Ｄ ／ Ａ 変換器で選択さｉ
Ｌる最小ステップの電圧だけコモンより昼い電圧、また
第４の基準電位としてのコモン−はその逆である。なお
、これらの電位は抵抗ス） ＩＪング型Ｄ ／ Ａ 変
換６から直接取り吊子。このようにするとコンパレータ
ＯＰｌのコモンは抵抗ストリング型Ｄ／Ａ変換器で得ら
れる最少レベルのさらに１／２高いレベルになり入力Ｖ
ｌｎと比較される。その後もコンパレータＯＰ１の出力
がハイであるとするとスイッチＳｉもコモン＋側になり
その結果Ａ ／ Ｄ変侯が完了する。
ＯＰ１のコモン側に接続した電荷再分配型Ｄ／Ａ変換器
でコモンレベルを変化させる事によりさらに細かくサー
チを行なう。つまり、もしコンパレータＯＰ１の出力が
ハイであるとするとスイッチＳ、はコモンよシも高い電
圧の第３の基準電圧、コモン十を選ぶ。ここでコモン＋
は抵抗ストリングｆ６ Ｄ ／ Ａ 変換器で選択さｉ
Ｌる最小ステップの電圧だけコモンより昼い電圧、また
第４の基準電位としてのコモン−はその逆である。なお
、これらの電位は抵抗ス） ＩＪング型Ｄ ／ Ａ 変
換６から直接取り吊子。このようにするとコンパレータ
ＯＰｌのコモンは抵抗ストリング型Ｄ／Ａ変換器で得ら
れる最少レベルのさらに１／２高いレベルになり入力Ｖ
ｌｎと比較される。その後もコンパレータＯＰ１の出力
がハイであるとするとスイッチＳｉもコモン＋側になり
その結果Ａ ／ Ｄ変侯が完了する。
この説明では、電荷再分配型Ｄ／Ａで第２〜潟４の３つ
の電位コモン、コモン＋、コモン−が必要であるが容ｔ
Ｃｏ等が接続しているコモンがスイッチを利用する極性
切替で２つの値を取るようにすれば２つの基準電位で済
む。第３図は電荷再分配型Ｄ／Ａの改良内容を説明する
ための回路図である。スイッチＳ□を追加する事により
コモン＋、コモン−に接続するのと同じ極性の切替えを
する。コモン＋とコモン−の差ハコモン十とコモン、コ
モンとコモン−の差に同じである。
の電位コモン、コモン＋、コモン−が必要であるが容ｔ
Ｃｏ等が接続しているコモンがスイッチを利用する極性
切替で２つの値を取るようにすれば２つの基準電位で済
む。第３図は電荷再分配型Ｄ／Ａの改良内容を説明する
ための回路図である。スイッチＳ□を追加する事により
コモン＋、コモン−に接続するのと同じ極性の切替えを
する。コモン＋とコモン−の差ハコモン十とコモン、コ
モンとコモン−の差に同じである。
以上説明したように本発明は、Ａ／Ｄ変換回路における
コンパレータの一方の入力にアナログ入力と抵抗ス）
ＩＪング方式のＤ／Ａ変換器を時分割で接続してこの抵
抗ストリング方式のＤ／Ａ変換器でＡ／Ｄ変換の上位ビ
ットを決め、またコンパレータの他の一方には電荷再分
配方式のＤ／Ａ変換器を時分割で接続しこのＤ／Ａ変換
器でＡ／Ｄ変換の下位ビットを決めることにより、抵抗
ストリング方式のＤ／Ａ変換器の出力デコーダを一系統
にでき高集積にできるという効果がある。また出力デコ
ーダが減った分、スイッチのオン抵抗、寄生容量も減少
して高速になる利点も有するという効果がある。
コンパレータの一方の入力にアナログ入力と抵抗ス）
ＩＪング方式のＤ／Ａ変換器を時分割で接続してこの抵
抗ストリング方式のＤ／Ａ変換器でＡ／Ｄ変換の上位ビ
ットを決め、またコンパレータの他の一方には電荷再分
配方式のＤ／Ａ変換器を時分割で接続しこのＤ／Ａ変換
器でＡ／Ｄ変換の下位ビットを決めることにより、抵抗
ストリング方式のＤ／Ａ変換器の出力デコーダを一系統
にでき高集積にできるという効果がある。また出力デコ
ーダが減った分、スイッチのオン抵抗、寄生容量も減少
して高速になる利点も有するという効果がある。
第１図は本発明の一実施例の回路図、第２図はＡ／Ｄ変
換回路の従来例を示す回路図、第３図は電荷再分配型Ｄ
／Ａ変換器の改良内容を説明するための回路図である。 Ｓ０〜Ｓ４．ＳＩ０〜Ｊ４＋Ｓ２゜〜ＳｔＳ・・・・・
・スイッチ、ｓｗｌ、 ｓｗ、 、 ｓｗｌ。・・・・
・・スイッチ群、Ｃ１ｎ、００〜”２ ＋ ＣＩ（１”
Ｃ１２＋ ”２０〜Ｃ２２”’ ”’キャパシタ、ｒ。 〜ｒｆｉｌＲｏ〜融・・・・・・抵抗、ＯＰＩ、０ＰＩ
Ｉ・・・・・・コン７（レータ、Ｇｌ、Ｇｌｌ・・・・
・・ゲート回路。
換回路の従来例を示す回路図、第３図は電荷再分配型Ｄ
／Ａ変換器の改良内容を説明するための回路図である。 Ｓ０〜Ｓ４．ＳＩ０〜Ｊ４＋Ｓ２゜〜ＳｔＳ・・・・・
・スイッチ、ｓｗｌ、 ｓｗ、 、 ｓｗｌ。・・・・
・・スイッチ群、Ｃ１ｎ、００〜”２ ＋ ＣＩ（１”
Ｃ１２＋ ”２０〜Ｃ２２”’ ”’キャパシタ、ｒ。 〜ｒｆｉｌＲｏ〜融・・・・・・抵抗、ＯＰＩ、０ＰＩ
Ｉ・・・・・・コン７（レータ、Ｇｌ、Ｇｌｌ・・・・
・・ゲート回路。
Claims (2)
- （１）コンパレータの一方の入力に第１のスイッチと第
１のスイッチ群とを接続し前記第１のスイッチにはアナ
ログ入力を受け前記第１のスイッチ群には第１の基準電
位を抵抗であらかじめ設定するきざみ幅で分割した回路
の各節点電位を入力するとともに前記コンパレータの他
方の入力には複数の容量を接続してそのうちの１つは最
小単位の容量で第２のスイッチを並列接続して第２の基
準電位との間に挿入し他の容量は前記最小単位の容量の
２のべき乗倍の容量群で第２のスイッチ群を介して前記
第２の基準電位か別に設ける第３の基準電位もしくは第
４の基準電位のいずれかと接続されかつ前記第２の基準
電位と第３の基準電位及び第４の基準電位と第２の基準
電位の差はいずれも同じでかつ前記第１の基準に位を抵
抗で分割した回路の最小のきざみ幅と同じであるように
したことを特徴とするＡ／Ｄ変換回路。 - （２）前記第２および第３ならびに第４の基準電位をス
イッチによる極性切替を介して第３ならびに第４の基準
電位のみで等価的に第２の基準電圧を含む場合と同様に
置換したものであることを特徴とする特許請求範囲第（
１）項記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14852286A JPS634719A (ja) | 1986-06-24 | 1986-06-24 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14852286A JPS634719A (ja) | 1986-06-24 | 1986-06-24 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS634719A true JPS634719A (ja) | 1988-01-09 |
| JPH0577219B2 JPH0577219B2 (ja) | 1993-10-26 |
Family
ID=15454658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14852286A Granted JPS634719A (ja) | 1986-06-24 | 1986-06-24 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS634719A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02227294A (ja) * | 1989-02-28 | 1990-09-10 | Ricoh Co Ltd | 昇華型熱転写記録方法及びそれに使用する昇華型熱転写記録媒体 |
| JPH02246621A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | Ａ／ｄ変換器 |
| JPH06152420A (ja) * | 1992-11-09 | 1994-05-31 | Nec Corp | アナログ／ディジタル変換器 |
| EP1341312A1 (en) * | 2002-02-27 | 2003-09-03 | NEC Electronics Corporation | Analog-digital converter and method for converting data of the same |
| JP2007036877A (ja) * | 2005-07-28 | 2007-02-08 | Toshiba Corp | Ａ／ｄ変換器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799820A (en) * | 1980-12-15 | 1982-06-21 | Arupain Kk | Digital-to-analogue converter |
| JPS6150422A (ja) * | 1984-08-20 | 1986-03-12 | Toshiba Corp | 逐次比較型ａ／ｄコンバ−タ |
| JPS6169217A (ja) * | 1984-09-11 | 1986-04-09 | Oki Electric Ind Co Ltd | アナログ・デイジタル変換器 |
-
1986
- 1986-06-24 JP JP14852286A patent/JPS634719A/ja active Granted
Patent Citations (3)
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| JPH02246621A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | Ａ／ｄ変換器 |
| JPH06152420A (ja) * | 1992-11-09 | 1994-05-31 | Nec Corp | アナログ／ディジタル変換器 |
| EP1341312A1 (en) * | 2002-02-27 | 2003-09-03 | NEC Electronics Corporation | Analog-digital converter and method for converting data of the same |
| US6750800B2 (en) | 2002-02-27 | 2004-06-15 | Nec Electronics Corporation | Analog-digital converter and method for converting data of the same |
| JP2007036877A (ja) * | 2005-07-28 | 2007-02-08 | Toshiba Corp | Ａ／ｄ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0577219B2 (ja) | 1993-10-26 |
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