JP3106771B2 - 逐次比較型ａ／ｄ変換器 - Google Patents
逐次比較型ａ／ｄ変換器Info
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- JP3106771B2 JP3106771B2 JP05127643A JP12764393A JP3106771B2 JP 3106771 B2 JP3106771 B2 JP 3106771B2 JP 05127643 A JP05127643 A JP 05127643A JP 12764393 A JP12764393 A JP 12764393A JP 3106771 B2 JP3106771 B2 JP 3106771B2
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Description
【０００１】
【産業上の利用分野】本発明は逐次比較型Ａ／Ｄ変換器
に関し、特に半導体基板上に構成されたマイクロコンピ
ュータに内蔵された逐次比較型Ａ／Ｄ変換器に関する。
に関し、特に半導体基板上に構成されたマイクロコンピ
ュータに内蔵された逐次比較型Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】従来の技術を図面を用いて説明する。図
８は逐次比較型Ａ／Ｄ変換器の構成図である。逐次比較
型Ａ／Ｄ変換器は、Ｄ／Ａ変換器８３（以下ＤＡＣ８３
と略記）アナログ入力電圧をサンプリングし保持するた
めのサンプルアンドホールド回路８１，サンプルアンド
ホールド回路８１の出力電圧とＤＡＣ８３の出力電圧と
の比較を行うための比較器４，逐次比較レジスタ８０，
逐次比較型Ａ／Ｄ変換器の動作を制御するための制御回
路８、及びクロック信号発生回路７により構成される。
８は逐次比較型Ａ／Ｄ変換器の構成図である。逐次比較
型Ａ／Ｄ変換器は、Ｄ／Ａ変換器８３（以下ＤＡＣ８３
と略記）アナログ入力電圧をサンプリングし保持するた
めのサンプルアンドホールド回路８１，サンプルアンド
ホールド回路８１の出力電圧とＤＡＣ８３の出力電圧と
の比較を行うための比較器４，逐次比較レジスタ８０，
逐次比較型Ａ／Ｄ変換器の動作を制御するための制御回
路８、及びクロック信号発生回路７により構成される。
【０００３】これらは逐次比較型Ａ／Ｄ変換器を実現す
るための最低限必要な構成要素である。
るための最低限必要な構成要素である。
【０００４】動作は、複数ビット構成の逐次比較レジス
タ８０の最上位ビット（以下ＭＳＢと略記）から順にビ
ット重みに対応したＤＡＣ８３の出力電圧とアナログ入
力電圧ＶANの比較を行い、これを最下位ビット（以下Ｌ
ＳＢと略記）まで繰り返すことによりデジタル値を得る
ものである。逐次比較型Ａ／Ｄ変換器の動作原理はＤＡ
Ｃ８３の基準電圧をＶREF とした時に本質的には、
タ８０の最上位ビット（以下ＭＳＢと略記）から順にビ
ット重みに対応したＤＡＣ８３の出力電圧とアナログ入
力電圧ＶANの比較を行い、これを最下位ビット（以下Ｌ
ＳＢと略記）まで繰り返すことによりデジタル値を得る
ものである。逐次比較型Ａ／Ｄ変換器の動作原理はＤＡ
Ｃ８３の基準電圧をＶREF とした時に本質的には、
【０００５】
【０００６】と展開することに相当する。ここでαは誤
差電圧で逐次比較型Ａ／Ｄ変換器の分解能に直接起因す
る。変換結果は展開係数の一部ｂｉのビット列によって
表現され、逐次比較レジスタ８０に格納された各ビット
のデータ列に対応する。
差電圧で逐次比較型Ａ／Ｄ変換器の分解能に直接起因す
る。変換結果は展開係数の一部ｂｉのビット列によって
表現され、逐次比較レジスタ８０に格納された各ビット
のデータ列に対応する。
【０００７】図９は図８で構成されるＮビット逐次比較
型Ａ／Ｄ変換器の動作を示すタイミングチャートであ
る。図９において期間ＴS ，ＴN ，…，Ｔ1 は図８のク
ロック発生回路７の出力に同期して切り換わる。
型Ａ／Ｄ変換器の動作を示すタイミングチャートであ
る。図９において期間ＴS ，ＴN ，…，Ｔ1 は図８のク
ロック発生回路７の出力に同期して切り換わる。
【０００８】期間ＴS でアナログ入力電圧ＶANをサンプ
リングした後、期間ＴN で逐次比較レジスタ８０の各ビ
ットの値をＭＳＢから順にｂN ，ｂN-1 ，…，ｂ1 と定
義する時、ｂN を“１”にその他のビットは“０”に設
定してこのビット列｛ｂｉ｝に対応する比較電圧
リングした後、期間ＴN で逐次比較レジスタ８０の各ビ
ットの値をＭＳＢから順にｂN ，ｂN-1 ，…，ｂ1 と定
義する時、ｂN を“１”にその他のビットは“０”に設
定してこのビット列｛ｂｉ｝に対応する比較電圧
【０００９】
【００１０】をＤＡＣ８３より出力する。更に比較器４
により、アナログ入力電圧ＶANと比較電圧ＶDAC とを比
較し、ＶAN＞ＶDAC ならば“１”の値を、ＶAN＜ＶDAC
ならば“０”の値をｂN に再設定することによりＭＳＢ
の値が決定される。次に期間ＴN-1 でｂN-1 を“１”に
ｂN-2 ，…，ｂ1 を“０”に設定し上記動作を繰り返
す。この動作をＴ1 の期間までＮ回繰り返すことによっ
てＮビットの変換が終了する。この様にして得られたア
ナログ入力電圧の展開
により、アナログ入力電圧ＶANと比較電圧ＶDAC とを比
較し、ＶAN＞ＶDAC ならば“１”の値を、ＶAN＜ＶDAC
ならば“０”の値をｂN に再設定することによりＭＳＢ
の値が決定される。次に期間ＴN-1 でｂN-1 を“１”に
ｂN-2 ，…，ｂ1 を“０”に設定し上記動作を繰り返
す。この動作をＴ1 の期間までＮ回繰り返すことによっ
てＮビットの変換が終了する。この様にして得られたア
ナログ入力電圧の展開
【００１１】
【００１２】の展開係数の一部ｂｉのビット列｛ｂｉ｝
が変換結果として、逐次比較レジスタ８０に格納されて
いる。
が変換結果として、逐次比較レジスタ８０に格納されて
いる。
【００１３】次にＤＡＣ８３について説明する。
【００１４】Ｎビット逐次比較型Ａ／Ｄ変換器に使用さ
れるＤＡＣには数多くの方式が公知であるが、特に半導
体基板上に構成された民生用マイクロコンピュータ逐次
比較型Ａ／Ｄ変換器においては、同一の抵抗値を有する
２N 個の抵抗を直列接続して構成された電圧出力型のい
わゆる抵抗ラダー方式と称するＤＡＣ、あるいは、１／
２i Ｃ（ｉ＝０，１，…，Ｎ−２）の重み付けされた容
量値を持つコンデンサを制御線により直並列接続し所望
のアナログ電圧を得るいわゆるコンデンサアレイ方式と
称するＤＡＣ、あるいは抵抗ラダー方式とコンデンサア
レイ方式とが混在したＤＡＣすなわちＮビットのうち上
位ｉビットをコンデンサアレイ方式によりＤ／Ａ変換し
残りの（Ｎ−ｉ）ビットを抵抗ラダー方式でＤ／Ａ変換
する方式、の３種類の方式が広く一般に用いられてい
る。
れるＤＡＣには数多くの方式が公知であるが、特に半導
体基板上に構成された民生用マイクロコンピュータ逐次
比較型Ａ／Ｄ変換器においては、同一の抵抗値を有する
２N 個の抵抗を直列接続して構成された電圧出力型のい
わゆる抵抗ラダー方式と称するＤＡＣ、あるいは、１／
２i Ｃ（ｉ＝０，１，…，Ｎ−２）の重み付けされた容
量値を持つコンデンサを制御線により直並列接続し所望
のアナログ電圧を得るいわゆるコンデンサアレイ方式と
称するＤＡＣ、あるいは抵抗ラダー方式とコンデンサア
レイ方式とが混在したＤＡＣすなわちＮビットのうち上
位ｉビットをコンデンサアレイ方式によりＤ／Ａ変換し
残りの（Ｎ−ｉ）ビットを抵抗ラダー方式でＤ／Ａ変換
する方式、の３種類の方式が広く一般に用いられてい
る。
【００１５】上記の方式はいずれも逐次比較レジスタ８
０に格納されているＮビットのデータを直接またはデコ
ードしＤＡＣの制御信号として用いる。
０に格納されているＮビットのデータを直接またはデコ
ードしＤＡＣの制御信号として用いる。
【００１６】図１０は抵抗ラダー方式を用いたＤＡＣの
例である。
例である。
【００１７】図１０において同一抵抗値を有する２N 個
の抵抗を直列接続し、各抵抗端よりタップを引き出して
タップの先端にデコーダ１００の出力信号によって制御
されるスイッチ回路１０１を設けてある。
の抵抗を直列接続し、各抵抗端よりタップを引き出して
タップの先端にデコーダ１００の出力信号によって制御
されるスイッチ回路１０１を設けてある。
【００１８】ｉ（ｉ＝１〜Ｎ）番目のタップには基準電
圧ＶREF の分圧値２i ／２N ・ＶREF が出現する。
圧ＶREF の分圧値２i ／２N ・ＶREF が出現する。
【００１９】逐次比較レジスタ８０に格納されているＮ
ビットのデータをデコーダ１００への入力信号として用
いデコードを行って出力信号線を一本だけ選択し対応す
るスイッチを閉じることによって所望のアナログ電圧を
得ることができる。
ビットのデータをデコーダ１００への入力信号として用
いデコードを行って出力信号線を一本だけ選択し対応す
るスイッチを閉じることによって所望のアナログ電圧を
得ることができる。
【００２０】図１１はコンデンサアレイ方式を用いたＤ
ＡＣの例である。図１１において、コンデンサアレイ方
式のＤＡＣは１／２i ・Ｃ（ｉ＝０，１，…，Ｎ−２）
の重み付けされた容量値を持つ（Ｎ−１）個コンデンサ
と１／２N-2 ・Ｃの容量値を持つ１個のコンデンサと逐
次比較レジスタ８０に格納されているＮビットのデータ
により直接制御されるＮ個のスイッチにより構成されて
いる。
ＡＣの例である。図１１において、コンデンサアレイ方
式のＤＡＣは１／２i ・Ｃ（ｉ＝０，１，…，Ｎ−２）
の重み付けされた容量値を持つ（Ｎ−１）個コンデンサ
と１／２N-2 ・Ｃの容量値を持つ１個のコンデンサと逐
次比較レジスタ８０に格納されているＮビットのデータ
により直接制御されるＮ個のスイッチにより構成されて
いる。
【００２１】例えば、逐次比較レジスタ８０のｉビット
目のデータが“１”の時、このビットに対応するスイッ
チの接点を基準電圧ＶREF 側に接続し、データが“０”
の時は対応するスイッチの接点を接地電位側に接続する
様な制御を行えば、その等価回路は例えば図１２に示さ
れる様になる。従って接点１２０の電位は各コンデンサ
の分圧比によって決定される電圧が出力される。
目のデータが“１”の時、このビットに対応するスイッ
チの接点を基準電圧ＶREF 側に接続し、データが“０”
の時は対応するスイッチの接点を接地電位側に接続する
様な制御を行えば、その等価回路は例えば図１２に示さ
れる様になる。従って接点１２０の電位は各コンデンサ
の分圧比によって決定される電圧が出力される。
【００２２】
【発明が解決しようとする課題】上述した従来のＮビッ
ト逐次比較型Ａ／Ｄ変換器は、半導体基板上に構成した
場合、Ｎ＞１０程度に対してはＤＡＣ８３の精度を維持
することが困難であり、安定した精度でＡ／Ｄを行うこ
とが困難であった。半導体基板上に構成された逐次比較
型Ａ／Ｄ変換器のＤＡＣ部の実現方式に上述したラダー
抵抗方式、コンデンサアレイ方式、及び抵抗ラダー方式
とコンデンサアレイ方式の混在型が広く用いられるの
は、製造工程において各抵抗素子の抵抗値の相対誤差及
び各コンデンサの容量比の相対誤差を比較的小さくする
ことが可能なためである。
ト逐次比較型Ａ／Ｄ変換器は、半導体基板上に構成した
場合、Ｎ＞１０程度に対してはＤＡＣ８３の精度を維持
することが困難であり、安定した精度でＡ／Ｄを行うこ
とが困難であった。半導体基板上に構成された逐次比較
型Ａ／Ｄ変換器のＤＡＣ部の実現方式に上述したラダー
抵抗方式、コンデンサアレイ方式、及び抵抗ラダー方式
とコンデンサアレイ方式の混在型が広く用いられるの
は、製造工程において各抵抗素子の抵抗値の相対誤差及
び各コンデンサの容量比の相対誤差を比較的小さくする
ことが可能なためである。
【００２３】しかし抵抗ラダー方式においてはＮの増加
とともに必要な抵抗素子の個数は指数関数的に増大する
為レイアウト面積が大きくなり、それに伴って相対誤差
も大きくなる為、Ｎ＞１０に対してはもはや現実的では
ない。またコンデンサアレイ方式においても、Ｎの増加
に伴い必要なコンデンサが増加してしまい容量比の相対
誤差を小さく維持することが困難となり、Ｎ＞１０では
やはり現実的な方式ではなくなる。抵抗ラダー方式とコ
ンデンサアレイ方式とを混在する方式においても同様な
問題が生ずる。
とともに必要な抵抗素子の個数は指数関数的に増大する
為レイアウト面積が大きくなり、それに伴って相対誤差
も大きくなる為、Ｎ＞１０に対してはもはや現実的では
ない。またコンデンサアレイ方式においても、Ｎの増加
に伴い必要なコンデンサが増加してしまい容量比の相対
誤差を小さく維持することが困難となり、Ｎ＞１０では
やはり現実的な方式ではなくなる。抵抗ラダー方式とコ
ンデンサアレイ方式とを混在する方式においても同様な
問題が生ずる。
【００２４】そこで本発明の目的は、Ｎの値が大きくな
っても変換の精度を低下させることなくかつＡ／Ｄ変換
器のレイアウト面積を最小限におさえることにある。
っても変換の精度を低下させることなくかつＡ／Ｄ変換
器のレイアウト面積を最小限におさえることにある。
【００２５】
【課題を解決するための手段】本発明の逐次比較型Ａ／
Ｄ変換器は、所定電圧値にそれぞれ初期化され、電圧を
保持する第１及び第２のホールド回路と、該第１及び該
第２のホールド回路に保持されている電圧の平均電圧を
得る第１の手段と、前記平均電圧を基準電圧としアナロ
グ入力電圧との比較を行う比較器と、該比較器の比較結
果をラッチするレジスタと、前記平均電圧を保持する第
３のホールド回路と、前記比較器の出力に応じて前記第
３のホールド回路に保持されている電圧を前記第１また
は前記第２のホールド回路のいづれか一方に伝達する第
２の手段とを備え、前記第１の手段により得られた新た
な平均電圧を基準電圧とし、所定回数アナログ入力電圧
との逐次比較を行う逐次比較型Ａ／Ｄ変換器において、
前記第１，第２及び第３のホールド回路はそれぞれコン
デンサ及びボルテージフォロワにより構成され、該ボル
テージフォロワの入力側の前記コンデンサに保持された
電圧を出力側の前記コンデンサに伝達するに際して、前
記入力側及び出力側のコンデンサの共通端にバイアス電
圧を与えて前記保持された電圧を所定値昇圧して伝達す
るためのバイアス電圧発生回路を備えている。また、前
記昇圧の動作を行うかどうかは最上位ビットの変換結果
に応じて決定される。
Ｄ変換器は、所定電圧値にそれぞれ初期化され、電圧を
保持する第１及び第２のホールド回路と、該第１及び該
第２のホールド回路に保持されている電圧の平均電圧を
得る第１の手段と、前記平均電圧を基準電圧としアナロ
グ入力電圧との比較を行う比較器と、該比較器の比較結
果をラッチするレジスタと、前記平均電圧を保持する第
３のホールド回路と、前記比較器の出力に応じて前記第
３のホールド回路に保持されている電圧を前記第１また
は前記第２のホールド回路のいづれか一方に伝達する第
２の手段とを備え、前記第１の手段により得られた新た
な平均電圧を基準電圧とし、所定回数アナログ入力電圧
との逐次比較を行う逐次比較型Ａ／Ｄ変換器において、
前記第１，第２及び第３のホールド回路はそれぞれコン
デンサ及びボルテージフォロワにより構成され、該ボル
テージフォロワの入力側の前記コンデンサに保持された
電圧を出力側の前記コンデンサに伝達するに際して、前
記入力側及び出力側のコンデンサの共通端にバイアス電
圧を与えて前記保持された電圧を所定値昇圧して伝達す
るためのバイアス電圧発生回路を備えている。また、前
記昇圧の動作を行うかどうかは最上位ビットの変換結果
に応じて決定される。
【００２６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を示す機能ブロック図であ
る。図２は図１に示された逐次比較型Ａ／Ｄ変換器の動
作を示すフローチャートである。図３は図１におけるＤ
ＡＣ１２をより具体的にＭＯＳＦＥＴを用いて構成した
例である。
る。図１は本発明の一実施例を示す機能ブロック図であ
る。図２は図１に示された逐次比較型Ａ／Ｄ変換器の動
作を示すフローチャートである。図３は図１におけるＤ
ＡＣ１２をより具体的にＭＯＳＦＥＴを用いて構成した
例である。
【００２７】図４は図３のごとく構成された逐次比較型
Ａ／Ｄ変換器の動作を示すタイミングチャートである。
Ａ／Ｄ変換器の動作を示すタイミングチャートである。
【００２８】図１において、ＡＮＩ端子１０はアナログ
電圧の入力端子、ＡＶREF 端子９は基準電源電圧端子で
ある。Ｃ１〜Ｃ４はコンデンサであり、特にコンデンサ
Ｃ１とコンデンサＣ２とは同一容量値を持つ。電源１１
はコンデンサＣ１〜Ｃ４の一端に電圧印加するためのバ
イアス電源であり後述するように基準電源電圧ＶREFに
対しその１／２の値１／２ＶREF の電圧値を持つ。クロ
ック発生回路７はＡ／Ｄ変換器を動作させるためのもの
である。
電圧の入力端子、ＡＶREF 端子９は基準電源電圧端子で
ある。Ｃ１〜Ｃ４はコンデンサであり、特にコンデンサ
Ｃ１とコンデンサＣ２とは同一容量値を持つ。電源１１
はコンデンサＣ１〜Ｃ４の一端に電圧印加するためのバ
イアス電源であり後述するように基準電源電圧ＶREFに
対しその１／２の値１／２ＶREF の電圧値を持つ。クロ
ック発生回路７はＡ／Ｄ変換器を動作させるためのもの
である。
【００２９】ＤＡＣ１２は、出力信号線１３を持つ。比
較器４はホールド回路６の出力とＤＡＣ１２の出力を入
力に持ち、アナログ入力電圧ＶANとＤＡＣ１２の出力電
圧ＶDAC との電圧値の大小比較を行う。変換結果は、リ
ザルト・レジスタ５に格納され、制御回路８より出力さ
れる信号１４に同期して、比較器１２の出力１５をラッ
チする。
較器４はホールド回路６の出力とＤＡＣ１２の出力を入
力に持ち、アナログ入力電圧ＶANとＤＡＣ１２の出力電
圧ＶDAC との電圧値の大小比較を行う。変換結果は、リ
ザルト・レジスタ５に格納され、制御回路８より出力さ
れる信号１４に同期して、比較器１２の出力１５をラッ
チする。
【００３０】Ｓ０〜Ｓ９はスイッチであり、スイッチＳ
０とスイッチＳ１とスイッチＳ４は制御信号１６によ
り、スイッチＳ２とスイッチＳ６、スイッチＳ７は制御
信号１７により、スイッチＳ３とスイッチＳ５とスイッ
チＳ８は制御信号１８により各々開閉が制御される。ま
たスイッチＳ９は制御信号１９によって接地電位か１／
２ＶREF 電位かの選択が行なわれる。制御信号１７及び
制御信号１８は比較器４の出力に応じて出力され、ホー
ルド回路６に保持されているアナログ電圧ＶANとＤＡＣ
１２の出力電圧ＶDAC に対して比較の結果ＶAN＞ＶDAC
ならば制御信号１８がアクティブとなってスイッチＳ
３，スイッチＳ５，スイッチＳ８が閉じ、ＶAN＜ＶDAC
であれば制御信号１７がアクティブとなってスイッチＳ
２，スイッチＳ６，スイッチＳ７が閉じる様になってい
る。
０とスイッチＳ１とスイッチＳ４は制御信号１６によ
り、スイッチＳ２とスイッチＳ６、スイッチＳ７は制御
信号１７により、スイッチＳ３とスイッチＳ５とスイッ
チＳ８は制御信号１８により各々開閉が制御される。ま
たスイッチＳ９は制御信号１９によって接地電位か１／
２ＶREF 電位かの選択が行なわれる。制御信号１７及び
制御信号１８は比較器４の出力に応じて出力され、ホー
ルド回路６に保持されているアナログ電圧ＶANとＤＡＣ
１２の出力電圧ＶDAC に対して比較の結果ＶAN＞ＶDAC
ならば制御信号１８がアクティブとなってスイッチＳ
３，スイッチＳ５，スイッチＳ８が閉じ、ＶAN＜ＶDAC
であれば制御信号１７がアクティブとなってスイッチＳ
２，スイッチＳ６，スイッチＳ７が閉じる様になってい
る。
【００３１】実際の動作について図１及び図２を用いて
説明する。
説明する。
【００３２】まず初期状態においてスイッチＳ９を接地
電位側にし、他のスイッチを全て開いた状態でコンデン
サＣ１の電位をＶREF 電位に、コンデンサＣ２の電位を
接地電位に各々充放電する。（充放電用の回路は図に明
示していない）次にスイッチＳ０，Ｓ１，Ｓ４を閉じ
る。スイッチＳ０を閉じることによりアナログ入力電圧
のサンプリングを行い、スイッチＳ１及びスイッチＳ４
を閉じることによりコンデンサＣ３の電位はＶREF にコ
ンデンサＣ４の電位は接地電位に各々固定される。スイ
ッチＳ０，Ｓ１，Ｓ４を開いた後、スイッチＳ７，Ｓ８
を閉じる。その際コンデンサＣ１とコンデンサＣ２は同
一容量値を持つため、各々のコンデンサの共通端の電位
はコンデンサＣ１の電位ＶC1とコンデンサＣ２の電位Ｖ
C2の平均電位１／２・（ＣC1＋ＶC2）＝１／２・ＶREF
となる。この電位を比較電圧ＶDAC とし、比較器４によ
りＶDAC とホールド回路６に保持されているアナログ電
圧ＶANとを比較し、得られたデジタル出力ｂN をリザル
ト・レジスタ５に格納する。（ＶAN＞ＶDAC ならｂN ＝
１，ＶAN＜ＶDAC ならｂN ＝０と定義する）ここまでの
操作でデジタル値の最上位ビットｂN が決定された。
電位側にし、他のスイッチを全て開いた状態でコンデン
サＣ１の電位をＶREF 電位に、コンデンサＣ２の電位を
接地電位に各々充放電する。（充放電用の回路は図に明
示していない）次にスイッチＳ０，Ｓ１，Ｓ４を閉じ
る。スイッチＳ０を閉じることによりアナログ入力電圧
のサンプリングを行い、スイッチＳ１及びスイッチＳ４
を閉じることによりコンデンサＣ３の電位はＶREF にコ
ンデンサＣ４の電位は接地電位に各々固定される。スイ
ッチＳ０，Ｓ１，Ｓ４を開いた後、スイッチＳ７，Ｓ８
を閉じる。その際コンデンサＣ１とコンデンサＣ２は同
一容量値を持つため、各々のコンデンサの共通端の電位
はコンデンサＣ１の電位ＶC1とコンデンサＣ２の電位Ｖ
C2の平均電位１／２・（ＣC1＋ＶC2）＝１／２・ＶREF
となる。この電位を比較電圧ＶDAC とし、比較器４によ
りＶDAC とホールド回路６に保持されているアナログ電
圧ＶANとを比較し、得られたデジタル出力ｂN をリザル
ト・レジスタ５に格納する。（ＶAN＞ＶDAC ならｂN ＝
１，ＶAN＜ＶDAC ならｂN ＝０と定義する）ここまでの
操作でデジタル値の最上位ビットｂN が決定された。
【００３３】次にボルテージフォロワを含む電圧伝達手
段について説明する。図１において、ボルテージフォロ
ワ１，２，３は、必ず２つのコンデンサとの組合わせに
より使用される。組み合わせとしてはコンデンサＣ１，
Ｃ３とボルテージフォロワ１、コンデンサＣ１，Ｃ４と
ボルテージフォロワ２、コンデンサＣ２，Ｃ３とボルテ
ージフォロワ２、コンデンサＣ２，Ｃ４とボルテージフ
ォロワ３の４通りありそのいづれもが図６に示す構成と
なる。図６ではボルテージフォロワをＭＯＳＦＥＴで構
成した例である。ここにスイッチ回路６４，６６はスイ
ッチＳ２，Ｓ３，Ｓ５，Ｓ６，Ｓ７，Ｓ８のいづれか２
つを代表しており、図５（ｂ）に示す如くＰ−ｃｈＭＯ
ＳＦＥＴ及びＮ−ｃｈＭＯＳＦＥＴの抱き合わせにより
構成される。ところで図６の如くボルテージフォロワの
差動入力段をＮ−ｃｈＭＯＳＦＥＴで構成した場合、正
相入力側のゲート電圧がスレッショルド電圧近傍になる
とＭＯＳＦＥＴのソース，ドレイン間が高インピーダン
スになるため、ボルテージフォロワとして機能しなくな
ってしまう。これを解決するために設けられたバイアス
電圧発生源６０は、同一抵抗値を有する抵抗体３１，３
２とＰ−ｃｈＭＯＳＦＥＴ３０で構成され、図１におけ
るスイッチＳ９に相当する。Ｐ−ｃｈＭＯＳＦＥＴ３０
のオン・オフを制御することにより、コンデンサ６２及
びコンデンサ６３の共通端６１には接地電位または１／
２ＶREF のいづれかの電圧値がバイアスされる。先ずＰ
−ｃｈＭＯＳＦＥＴ３０をオフして２つのコンデンサの
共通端６１を接地電位にバイアスした状態でスイッチ６
４を閉じ入力電圧ＶINをコンデンサ６２にサンプリング
する。この時スイッチ６６も閉じている。しかる後、ス
イッチ６４を開き、Ｐ−ｃｈＭＯＳＦＥＴ３０をオン
し、２つのコンデンサ６２，６３の共通端６１に１／２
ＶREF の電圧をバイアスする。この操作により接点６５
の電位はＶIN＋１／２ＶREF となる。基準電圧ＶREF は
通常５Ｖ程度で使われるため、ＶIN＝０Ｖであっても接
点６４の電位は２．５Ｖとなり、この値はボルテージフ
ォロワが十分機能できる電圧値である。従って接点６９
にはＶIN＋１／２ＶREF の電圧値が出現する。ここで、
スイッチ６６を開き、Ｐ−ｃｈＭＯＳＦＥＴ３０をオフ
して共通端６１の電位を接地電位に戻すことにより接点
６７の電位はＶINとなり電圧伝達が行なわれたことにな
る。また、入力電圧ＶINが１／２ＶREF 以上の値ならば
上記操作を行なわなくともボルテージフォロワは十分機
能する。入力電圧ＶINが１／２ＶREF 以上か否かは最初
の１ビットの変換、すなわちリザルト・レジスタ５の最
上位ビットを決定した時点で判明するため、最上位ビッ
トｂN ＝１ならばＰ−ｃｈＭＯＳＦＥＴ３０はオンしな
い様になっている。
段について説明する。図１において、ボルテージフォロ
ワ１，２，３は、必ず２つのコンデンサとの組合わせに
より使用される。組み合わせとしてはコンデンサＣ１，
Ｃ３とボルテージフォロワ１、コンデンサＣ１，Ｃ４と
ボルテージフォロワ２、コンデンサＣ２，Ｃ３とボルテ
ージフォロワ２、コンデンサＣ２，Ｃ４とボルテージフ
ォロワ３の４通りありそのいづれもが図６に示す構成と
なる。図６ではボルテージフォロワをＭＯＳＦＥＴで構
成した例である。ここにスイッチ回路６４，６６はスイ
ッチＳ２，Ｓ３，Ｓ５，Ｓ６，Ｓ７，Ｓ８のいづれか２
つを代表しており、図５（ｂ）に示す如くＰ−ｃｈＭＯ
ＳＦＥＴ及びＮ−ｃｈＭＯＳＦＥＴの抱き合わせにより
構成される。ところで図６の如くボルテージフォロワの
差動入力段をＮ−ｃｈＭＯＳＦＥＴで構成した場合、正
相入力側のゲート電圧がスレッショルド電圧近傍になる
とＭＯＳＦＥＴのソース，ドレイン間が高インピーダン
スになるため、ボルテージフォロワとして機能しなくな
ってしまう。これを解決するために設けられたバイアス
電圧発生源６０は、同一抵抗値を有する抵抗体３１，３
２とＰ−ｃｈＭＯＳＦＥＴ３０で構成され、図１におけ
るスイッチＳ９に相当する。Ｐ−ｃｈＭＯＳＦＥＴ３０
のオン・オフを制御することにより、コンデンサ６２及
びコンデンサ６３の共通端６１には接地電位または１／
２ＶREF のいづれかの電圧値がバイアスされる。先ずＰ
−ｃｈＭＯＳＦＥＴ３０をオフして２つのコンデンサの
共通端６１を接地電位にバイアスした状態でスイッチ６
４を閉じ入力電圧ＶINをコンデンサ６２にサンプリング
する。この時スイッチ６６も閉じている。しかる後、ス
イッチ６４を開き、Ｐ−ｃｈＭＯＳＦＥＴ３０をオン
し、２つのコンデンサ６２，６３の共通端６１に１／２
ＶREF の電圧をバイアスする。この操作により接点６５
の電位はＶIN＋１／２ＶREF となる。基準電圧ＶREF は
通常５Ｖ程度で使われるため、ＶIN＝０Ｖであっても接
点６４の電位は２．５Ｖとなり、この値はボルテージフ
ォロワが十分機能できる電圧値である。従って接点６９
にはＶIN＋１／２ＶREF の電圧値が出現する。ここで、
スイッチ６６を開き、Ｐ−ｃｈＭＯＳＦＥＴ３０をオフ
して共通端６１の電位を接地電位に戻すことにより接点
６７の電位はＶINとなり電圧伝達が行なわれたことにな
る。また、入力電圧ＶINが１／２ＶREF 以上の値ならば
上記操作を行なわなくともボルテージフォロワは十分機
能する。入力電圧ＶINが１／２ＶREF 以上か否かは最初
の１ビットの変換、すなわちリザルト・レジスタ５の最
上位ビットを決定した時点で判明するため、最上位ビッ
トｂN ＝１ならばＰ−ｃｈＭＯＳＦＥＴ３０はオンしな
い様になっている。
【００３４】さて、次ビットｂN-1 を決定するために、
ｂN ＝０ならば、スイッチＳ２，Ｓ６，Ｓ７をオンし、
ｂN ＝１ならばスイッチＳ３，Ｓ５，Ｓ８をオンする。
更に前述した様にコンデンサの共通端のバイアス電圧を
ｂN の値に応じて操作することにより、ｂN ＝０の時は
コンデンサＣ１に蓄えられている電圧ＶC1＝１／２Ｖ
REF がボルテージフォロワ２を介してコンデンサＣ３に
伝達され、コンデンサＣ４に蓄えられている電圧ＶC4＝
０Ｖがボルテージフォロワ３を介してコンデンサＣ２に
伝達される。一方ｂN ＝１の時はコンデンサＣ２に蓄え
られている電圧ＶC2＝１／２ＶREF がボルテージフォロ
ワ２を介してコンデンサＣ４に伝達され、コンデンサＣ
３に蓄えられている電圧ＶC3＝ＶREF がボルテージフォ
ロワ１を介してコンデンサＣ１に伝達される。その後全
てのスイッチを開いた後、スイッチＳ７，スイッチＳ８
を閉じるとＶDAC の値は、ＶDAC ＝１／２（１／２Ｖ
REF ＋０）＝１／４ＶREF （ｂN ＝０の時）ＶDAC ＝１
／２（ＶREF ＋１／２ＶREF ）＝３／４ＶREF （ｂN ＝
１の時）となる。得られた比較電圧ＶDAC とアナログ入
力電圧ＶANとを比較することによりｂN-1 が決定する。
以後この操作を順次繰り返せばビット列ｂN ，ｂN-1 ，
…，ｂ1 が定まりＡ／Ｄ変換が完了する。Ｎ回操作後の
比較電圧ＶDAC は、
ｂN ＝０ならば、スイッチＳ２，Ｓ６，Ｓ７をオンし、
ｂN ＝１ならばスイッチＳ３，Ｓ５，Ｓ８をオンする。
更に前述した様にコンデンサの共通端のバイアス電圧を
ｂN の値に応じて操作することにより、ｂN ＝０の時は
コンデンサＣ１に蓄えられている電圧ＶC1＝１／２Ｖ
REF がボルテージフォロワ２を介してコンデンサＣ３に
伝達され、コンデンサＣ４に蓄えられている電圧ＶC4＝
０Ｖがボルテージフォロワ３を介してコンデンサＣ２に
伝達される。一方ｂN ＝１の時はコンデンサＣ２に蓄え
られている電圧ＶC2＝１／２ＶREF がボルテージフォロ
ワ２を介してコンデンサＣ４に伝達され、コンデンサＣ
３に蓄えられている電圧ＶC3＝ＶREF がボルテージフォ
ロワ１を介してコンデンサＣ１に伝達される。その後全
てのスイッチを開いた後、スイッチＳ７，スイッチＳ８
を閉じるとＶDAC の値は、ＶDAC ＝１／２（１／２Ｖ
REF ＋０）＝１／４ＶREF （ｂN ＝０の時）ＶDAC ＝１
／２（ＶREF ＋１／２ＶREF ）＝３／４ＶREF （ｂN ＝
１の時）となる。得られた比較電圧ＶDAC とアナログ入
力電圧ＶANとを比較することによりｂN-1 が決定する。
以後この操作を順次繰り返せばビット列ｂN ，ｂN-1 ，
…，ｂ1 が定まりＡ／Ｄ変換が完了する。Ｎ回操作後の
比較電圧ＶDAC は、
【００３５】
【００３６】となり、従来と同じ展開を行っていること
が明らかとなる。
が明らかとなる。
【００３７】１／２N+1 ・ＶREF は誤差電圧であり当然
ながらＮを増大させれば誤差電圧を小さくすることがで
きる。
ながらＮを増大させれば誤差電圧を小さくすることがで
きる。
【００３８】図３は図１で示される構成をより具体的に
示した例である。
示した例である。
【００３９】ここに図１におけるクロック発生回路７，
ホールド回路６，スイッチＳ０，アナログ入力端子１０
は省略されている。スイッチＳ１〜Ｓ８は図５に示す様
にＭＯＳＦＥＴで構成してある。図４は図３の動作を示
すタイミングチャートであり期間Ｔｉ（ｉ＝Ｎ，…，
１）で１ビットの変換を行う。また期間Ｔｉは３層のク
ロックφ０，φ１，φ２より構成される。図４において
は特に変換結果が上位ビットより０１１０１…の場合が
示されている。
ホールド回路６，スイッチＳ０，アナログ入力端子１０
は省略されている。スイッチＳ１〜Ｓ８は図５に示す様
にＭＯＳＦＥＴで構成してある。図４は図３の動作を示
すタイミングチャートであり期間Ｔｉ（ｉ＝Ｎ，…，
１）で１ビットの変換を行う。また期間Ｔｉは３層のク
ロックφ０，φ１，φ２より構成される。図４において
は特に変換結果が上位ビットより０１１０１…の場合が
示されている。
【００４０】図７は本発明の第２の実施例を示す図であ
る。図７は、図６におけるバイアス電圧発生源６０を変
更したものである。また他の構成は図１と同等であり、
リザルト・レジスタ５以外は省略されている。ＮＯＲゲ
ート７０の電源は基準電圧ＶREF が用いられており、ｂ
N ＝０のときは信号線２３にバイアスされる電圧は信号
線２８の値に依存し、信号線２８の値が“１”の時は接
地電位が、また信号線２８の値が“０”のときにはＮＯ
Ｒゲート７０は入力信号と出力信号とが短絡したいわゆ
るセルフバイアス構造となり１／２ＶREF がそれぞれ信
号線２３に出力される。ただしＮＯＲゲート７０の論理
しきい値は１／２ＶREF に設定されている。
る。図７は、図６におけるバイアス電圧発生源６０を変
更したものである。また他の構成は図１と同等であり、
リザルト・レジスタ５以外は省略されている。ＮＯＲゲ
ート７０の電源は基準電圧ＶREF が用いられており、ｂ
N ＝０のときは信号線２３にバイアスされる電圧は信号
線２８の値に依存し、信号線２８の値が“１”の時は接
地電位が、また信号線２８の値が“０”のときにはＮＯ
Ｒゲート７０は入力信号と出力信号とが短絡したいわゆ
るセルフバイアス構造となり１／２ＶREF がそれぞれ信
号線２３に出力される。ただしＮＯＲゲート７０の論理
しきい値は１／２ＶREF に設定されている。
【００４１】図６におけるバイアス電圧発生源６０では
抵抗を用いている為、抵抗値を小さくすると消費電流が
問題になる。従って抵抗値は１０ＫΩ程度の値に設定さ
れる。ところで抵抗を半導体基板上に構成しようとした
場合、イオン注入抵抗等が広く一般に用いられるが、本
実施例の如くＮＯＲゲートで構成しＭＯＳＦＥＴの相互
コンダクタンスを低く設定することにより低消費電流で
イオン注入抵抗よりも１／１０程度の面積でバイアス電
圧発生源を構成できる。従ってトータルの面積でも有利
である。
抵抗を用いている為、抵抗値を小さくすると消費電流が
問題になる。従って抵抗値は１０ＫΩ程度の値に設定さ
れる。ところで抵抗を半導体基板上に構成しようとした
場合、イオン注入抵抗等が広く一般に用いられるが、本
実施例の如くＮＯＲゲートで構成しＭＯＳＦＥＴの相互
コンダクタンスを低く設定することにより低消費電流で
イオン注入抵抗よりも１／１０程度の面積でバイアス電
圧発生源を構成できる。従ってトータルの面積でも有利
である。
【００４２】
【発明の効果】以上説明したように本発明は、ＤＡＣを
従来のような抵抗の羅列あるいはコンデンサの羅列を用
いることなく、本質的には図１におけるコンデンサＣ１
及びコンデンサＣ２の２つのコンデンサのみで行ってい
るために半導体基板上に構成した場合従来と比べて約５
０％の面積縮小が可能である。またＮビットのＡ／Ｄ変
換を行う際、変換精度を上げるためにＮを増加してもＤ
ＡＣの回路構成はＮに依存しないので、全く変わること
なく、リザルト・レジスタ５のビット数が増えるのみで
回路変更が容易に行なえるという効果を有する。
従来のような抵抗の羅列あるいはコンデンサの羅列を用
いることなく、本質的には図１におけるコンデンサＣ１
及びコンデンサＣ２の２つのコンデンサのみで行ってい
るために半導体基板上に構成した場合従来と比べて約５
０％の面積縮小が可能である。またＮビットのＡ／Ｄ変
換を行う際、変換精度を上げるためにＮを増加してもＤ
ＡＣの回路構成はＮに依存しないので、全く変わること
なく、リザルト・レジスタ５のビット数が増えるのみで
回路変更が容易に行なえるという効果を有する。
【図１】本発明の一実施例のブロック図。
【図２】図１に示した動作を説明するためのフローチャ
ート。
ート。
【図３】図１における実施例の詳細図。
【図４】本発明の実施例を説明するためのタイミング
図。
図。
【図５】スイッチ回路図。
【図６】ボルテージフォロワ回路図。
【図７】本発明の第２の実施例を説明するための図。
【図８】従来の逐次比較型Ａ／Ｄ変換器のブロック図。
【図９】逐次比較型Ａ／Ｄ変換器を説明するための図。
【図１０】抵抗ラダー方式のＤＡＣを説明するための
図。
図。
【図１１】コンデンサアレイ方式のＤＡＣを説明するた
めの図。
めの図。
【図１２】コンデンサアレイ方式のＤＡＣの等価回路
図。
図。
１，２，３ ボルテージフォロワ ４ 比較器 ５ リザルト・レジスタ ６ ホールド回路 ７ クロック発生回路 ８ 制御回路 ９ 基準電源電圧端子 １０ アナログ入力端子 １１ バイアス電圧電源 １２，８３ Ｄ／Ａ変換器 １３ ＤＡＣ出力信号 １４，１６，１７，１８，２０，２１，２２，２７，２
８ 制御回路の出力信号線 １５ 比較器の出力 Ｃ１，Ｃ２，Ｃ３，Ｃ４，６２，６３ コンデンサ Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ
８，Ｓ９，５２，６４，６６ スイッチ ５０，６７，６８ Ｎ−ｃｈＭＯＳＦＥＴ ３０，５１ Ｐ−ｃｈＭＯＳＦＥＴ ３１，３２ 抵抗 ５３ インバータ ７０ ＮＯＲゲート ２３，６１ バイアス電圧発生回路の出力 ６５，６９ 接点
８ 制御回路の出力信号線 １５ 比較器の出力 Ｃ１，Ｃ２，Ｃ３，Ｃ４，６２，６３ コンデンサ Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ
８，Ｓ９，５２，６４，６６ スイッチ ５０，６７，６８ Ｎ−ｃｈＭＯＳＦＥＴ ３０，５１ Ｐ−ｃｈＭＯＳＦＥＴ ３１，３２ 抵抗 ５３ インバータ ７０ ＮＯＲゲート ２３，６１ バイアス電圧発生回路の出力 ６５，６９ 接点
Claims (2)
- 【請求項１】 所定電圧値にそれぞれ初期化され、電圧
を保持する第１及び第２のホールド回路と、該第１及び
該第２のホールド回路に保持されている電圧の平均電圧
を得る第１の手段と、前記平均電圧を基準電圧としアナ
ログ入力電圧との比較を行う比較器と、該比較器の比較
結果をラッチするレジスタと、前記平均電圧を保持する
第３のホールド回路と、前記比較器の出力に応じて前記
第３のホールド回路に保持されている電圧を前記第１ま
たは前記第２のホールド回路のいづれか一方に伝達する
第２の手段とを備え、前記第１の手段により得られた新
たな平均電圧を基準電圧とし、所定回数アナログ入力電
圧との逐次比較を行う逐次比較型Ａ／Ｄ変換器におい
て、前記第１，第２及び第３のホールド回路はそれぞれ
コンデンサ及びボルテージフォロワにより構成され、該
ボルテージフォロワの入力側の前記コンデンサに保持さ
れた電圧を出力側の前記コンデンサに伝達するに際し
て、前記入力側及び出力側のコンデンサの共通端にバイ
アス電圧を与えて前記保持された電圧を所定値昇圧して
伝達するためのバイアス電圧発生回路を備えたことを特
徴とする逐次比較型Ａ／Ｄ変換器。 - 【請求項２】 前記昇圧の動作を行うかどうかが最上位
ビットの変換結果に応じて決定されることを特徴とする
請求項１記載の逐次比較型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05127643A JP3106771B2 (ja) | 1993-05-31 | 1993-05-31 | 逐次比較型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05127643A JP3106771B2 (ja) | 1993-05-31 | 1993-05-31 | 逐次比較型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06338800A JPH06338800A (ja) | 1994-12-06 |
| JP3106771B2 true JP3106771B2 (ja) | 2000-11-06 |
Family
ID=14965171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05127643A Expired - Fee Related JP3106771B2 (ja) | 1993-05-31 | 1993-05-31 | 逐次比較型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106771B2 (ja) |
-
1993
- 1993-05-31 JP JP05127643A patent/JP3106771B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06338800A (ja) | 1994-12-06 |
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