JPS6334494B2 - - Google Patents
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- JPS6334494B2 JPS6334494B2 JP58154225A JP15422583A JPS6334494B2 JP S6334494 B2 JPS6334494 B2 JP S6334494B2 JP 58154225 A JP58154225 A JP 58154225A JP 15422583 A JP15422583 A JP 15422583A JP S6334494 B2 JPS6334494 B2 JP S6334494B2
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- processors
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- switch
- cpu
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2023—Failover techniques
- G06F11/2025—Failover techniques using centralised failover control functionality
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/2038—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant with a single idle spare processing component
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- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2041—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant with more than one idle spare processing component
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- G—PHYSICS
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
本発明はフエイルセイフ（fail safe）式データ
処理システムに係る。
処理システムに係る。
最近のデータ処理システムは、たとえばプロセ
ス制御や宇宙船の監視又は銀行業務のように、処
理サイクルを中断してはならない適用業務で使用
されることが多くなつた。このようなシステムの
保守作業又は障害はそのパフオーマンスを一時的
に低下させるけれども、処理中のジヨブを完全に
停止させるには至らない。
ス制御や宇宙船の監視又は銀行業務のように、処
理サイクルを中断してはならない適用業務で使用
されることが多くなつた。このようなシステムの
保守作業又は障害はそのパフオーマンスを一時的
に低下させるけれども、処理中のジヨブを完全に
停止させるには至らない。
このため、これらの適用業務に使用されるシス
テムには冗長性が組込まれ、告障した構成要素が
行つていた作業を正常な構成要素で引続いて行わ
せるようにしている。多くのシステムでは、エラ
ー条件が検出されたときに必要なスイツチング
（再構成）を該システム自体で行う。
テムには冗長性が組込まれ、告障した構成要素が
行つていた作業を正常な構成要素で引続いて行わ
せるようにしている。多くのシステムでは、エラ
ー条件が検出されたときに必要なスイツチング
（再構成）を該システム自体で行う。
冗長システムの例は、A.E.Cooper et al：
“Development of On−Board Space
Computer Systems”IBM Journl of Research
and Development、January 1976なる論文及び
西ドイツ国特許出願公開第2108836号明細書に記
述されている。
“Development of On−Board Space
Computer Systems”IBM Journl of Research
and Development、January 1976なる論文及び
西ドイツ国特許出願公開第2108836号明細書に記
述されている。
このような複合システムは回路（ハードウエ
ア）及び制御プログラム（オペレーテイング・シ
ステム）を巧妙に適応させねばならず、従つてそ
の設計及び製造には相当の経費を必要する。多く
の適用業務についてはかかる経費は経済的に正当
化されないので、計算機の使用は望ましいけれど
もこれまで考慮されなかつたし、また使用された
としても時間的にクリチカルでない側面に制限さ
れてきた。
ア）及び制御プログラム（オペレーテイング・シ
ステム）を巧妙に適応させねばならず、従つてそ
の設計及び製造には相当の経費を必要する。多く
の適用業務についてはかかる経費は経済的に正当
化されないので、計算機の使用は望ましいけれど
もこれまで考慮されなかつたし、また使用された
としても時間的にクリチカルでない側面に制限さ
れてきた。
従つて、本発明の目的は、既存の計算機をその
まま使用し且つ既存のオペレーテイング・システ
ムを僅かに変更するだけで、前述のフエイルセイ
フ式データ処理システムを実現することにある。
まま使用し且つ既存のオペレーテイング・システ
ムを僅かに変更するだけで、前述のフエイルセイ
フ式データ処理システムを実現することにある。
本発明の基本的な特徴は、一方のプロセツサが
他方の（故障）プロセツサのタスクを引継ぐこと
ができるように、多重プロセツサ・システム中の
デイスプレイ・ユニツトやプリンタ等の周辺ユニ
ツトをスイツチすることにある。オンライン適用
業務用に設計された最近の計算システムは非常に
多くのデイスプレイ・ユニツトへ接続され、そし
て故障プロセツサへ接続された或るデイスプレ
イ・ユニツトのみをスイツチしなければならない
場合が存在する。このような状況で、他方のプロ
セツサ（これはそのデイスプレイ・ユニツト自体
をも管理しなければならない）がオーバロード状
態になることを防止するためには、簡単で安価な
スイツチング手段を有することが不可欠となる。
従つて、本発明が提供するスイツチング・ユニツ
トは接続された周辺ユニツトごとに１つの機械的
スイツチを含み、該スイツチをオペレーテイン
グ・プログラムの制御下でセツトする。他の周辺
ユニツトと同様に、このスイツチング・ユニツト
自体はプロセツサの各々へ接続され、かくて該プ
ロセツサのハードウエア制御に干渉することなく
命令を受取るようにアドレスされる。
他方の（故障）プロセツサのタスクを引継ぐこと
ができるように、多重プロセツサ・システム中の
デイスプレイ・ユニツトやプリンタ等の周辺ユニ
ツトをスイツチすることにある。オンライン適用
業務用に設計された最近の計算システムは非常に
多くのデイスプレイ・ユニツトへ接続され、そし
て故障プロセツサへ接続された或るデイスプレ
イ・ユニツトのみをスイツチしなければならない
場合が存在する。このような状況で、他方のプロ
セツサ（これはそのデイスプレイ・ユニツト自体
をも管理しなければならない）がオーバロード状
態になることを防止するためには、簡単で安価な
スイツチング手段を有することが不可欠となる。
従つて、本発明が提供するスイツチング・ユニツ
トは接続された周辺ユニツトごとに１つの機械的
スイツチを含み、該スイツチをオペレーテイン
グ・プログラムの制御下でセツトする。他の周辺
ユニツトと同様に、このスイツチング・ユニツト
自体はプロセツサの各々へ接続され、かくて該プ
ロセツサのハードウエア制御に干渉することなく
命令を受取るようにアドレスされる。
２台のプロセツサは別々の端子（ポート）を通
してこのスイツチング・ユニツトへ接続され、こ
のスイツチング・ユニツトを通して互いに通信を
行なうことができる。かくて、２台の既存計算機
を前述のスイツチング・ユニツトへ接続すること
により、計算機ハードウエアへ干渉することのな
い多重プロセツサ・システムが得られる。必要な
制御はオペレーテイング・プログラムによつて与
えられる。
してこのスイツチング・ユニツトへ接続され、こ
のスイツチング・ユニツトを通して互いに通信を
行なうことができる。かくて、２台の既存計算機
を前述のスイツチング・ユニツトへ接続すること
により、計算機ハードウエアへ干渉することのな
い多重プロセツサ・システムが得られる。必要な
制御はオペレーテイング・プログラムによつて与
えられる。
計算機の残りの構成要素、たとえばチヤネル及
びデイスク記憶装置のスイツチングを行なうため
に、最近のシステムに存在する機構（チヤネル・
スイツチ又はストリング・スイツチ）が使用され
る。これらの構成要素をフエイルセイフにするた
め、デイスク記憶装置は２台を１組として使用さ
れる。すなわち、一方のデイスク記憶装置の情報
内容はあたかもミラー・イメージの如く他方のデ
イスク記憶装置に二重化される。
びデイスク記憶装置のスイツチングを行なうため
に、最近のシステムに存在する機構（チヤネル・
スイツチ又はストリング・スイツチ）が使用され
る。これらの構成要素をフエイルセイフにするた
め、デイスク記憶装置は２台を１組として使用さ
れる。すなわち、一方のデイスク記憶装置の情報
内容はあたかもミラー・イメージの如く他方のデ
イスク記憶装置に二重化される。
本発明に従つた多重プロセツサ・システムは、
複数の周辺ユニツト及び最小数の回路を有するフ
エイルセイフ式データ処理システムを提供するこ
とを可能にする。この目的のために使用されるス
イツチング・ユニツトは、既存のシステムに干渉
することなくオペレーテイング・プログラムによ
つて直接的に制御することが可能であり、しかも
その設計が簡単であるにも拘らず融通性及び信頼
性が高い。
複数の周辺ユニツト及び最小数の回路を有するフ
エイルセイフ式データ処理システムを提供するこ
とを可能にする。この目的のために使用されるス
イツチング・ユニツトは、既存のシステムに干渉
することなくオペレーテイング・プログラムによ
つて直接的に制御することが可能であり、しかも
その設計が簡単であるにも拘らず融通性及び信頼
性が高い。
以下図面を参照して本発明の実施態様を説明す
る。第１図は、フエイルセイフ式多重プロセツ
サ・システムの１例として、参照番号１０ａ及び
１０ｂを付された２台のプロセツサCPU Ａ及び
CPU Ｂから成る２重システムを示す。以下の説
明では、それぞれのプロセツサに関連する同一の
構成要素は添字ａ及びｂによつて区別されるもの
とし、またすべての図面において同一の構成要素
は同じ参照番号を有するものとする。各プロセツ
サのデイスク記憶装置１００〜１０２は、チヤネ
ル（CH）１３及び１４、バス１５、制御ユニツ
ト（CU）１６並びに他のバス１９を介して接続
される。それぞれのプロセツサのチヤネル１３及
び１４は、各チヤネルへバス１５を選択的に接続
することができるように、チヤネル・スイツチ
（図示せず）によつて相互接続される。同様に、
制御ユニツト１６からのバス１９は、デイスク記
憶装置１００〜１０２の少くとも１つのストリン
グを制御ユニツト１６の各々によつて制御するこ
とができるように、ストリング・スイツチによつ
て（バス１８と）相互接続される。
る。第１図は、フエイルセイフ式多重プロセツ
サ・システムの１例として、参照番号１０ａ及び
１０ｂを付された２台のプロセツサCPU Ａ及び
CPU Ｂから成る２重システムを示す。以下の説
明では、それぞれのプロセツサに関連する同一の
構成要素は添字ａ及びｂによつて区別されるもの
とし、またすべての図面において同一の構成要素
は同じ参照番号を有するものとする。各プロセツ
サのデイスク記憶装置１００〜１０２は、チヤネ
ル（CH）１３及び１４、バス１５、制御ユニツ
ト（CU）１６並びに他のバス１９を介して接続
される。それぞれのプロセツサのチヤネル１３及
び１４は、各チヤネルへバス１５を選択的に接続
することができるように、チヤネル・スイツチ
（図示せず）によつて相互接続される。同様に、
制御ユニツト１６からのバス１９は、デイスク記
憶装置１００〜１０２の少くとも１つのストリン
グを制御ユニツト１６の各々によつて制御するこ
とができるように、ストリング・スイツチによつ
て（バス１８と）相互接続される。
これらのプロセツサの他の周辺ユニツト、たと
えばデイスプレイ・ユニツト１０３〜１０５又は
プリンタ１０６〜１０８は個々の同軸ケーブル１
７を通してスイツチング・ユニツト１１の個々の
端子と連結され、該スイツチング・ユニツトは他
方ではアダプタ回路１２ａ及び１２ｂを通してプ
ロセツサ１０ａ及び１０ｂのチヤネル（CH）へ
それぞれ接続される。スイツチング・ユニツト１
１の個々のスイツチのセツテイングは、特定の時
間に特定の周辺ユニツトと関連づけられるプロセ
ツサを決定する。
えばデイスプレイ・ユニツト１０３〜１０５又は
プリンタ１０６〜１０８は個々の同軸ケーブル１
７を通してスイツチング・ユニツト１１の個々の
端子と連結され、該スイツチング・ユニツトは他
方ではアダプタ回路１２ａ及び１２ｂを通してプ
ロセツサ１０ａ及び１０ｂのチヤネル（CH）へ
それぞれ接続される。スイツチング・ユニツト１
１の個々のスイツチのセツテイングは、特定の時
間に特定の周辺ユニツトと関連づけられるプロセ
ツサを決定する。
第１図に従つて２重システムのチヤネル・スイ
ツチ及びストリング・スイツチに加えてスイツチ
ング・ユニツト１１を設けることにより、各周辺
ユニツトをプロセツサの各々と選択的に関連づけ
ることが可能となる。従つて、エラー検出時又は
保守のために切離しが行われるような場合には、
当該計算システムの再構成を容易に実施すること
ができる。
ツチ及びストリング・スイツチに加えてスイツチ
ング・ユニツト１１を設けることにより、各周辺
ユニツトをプロセツサの各々と選択的に関連づけ
ることが可能となる。従つて、エラー検出時又は
保守のために切離しが行われるような場合には、
当該計算システムの再構成を容易に実施すること
ができる。
第１図に従つた２重システムの他の実施態様で
は、スイツチング・ユニツト１１をチヤネルを使
用せずに直接的にプロセツサCPU Ａ及びCPU
Ｂへ接続することができる。この場合、ストリン
グ・スイツチ及びスイツチング・ユニツト１１は
再構成のためにのみ使用されることになる。
は、スイツチング・ユニツト１１をチヤネルを使
用せずに直接的にプロセツサCPU Ａ及びCPU
Ｂへ接続することができる。この場合、ストリン
グ・スイツチ及びスイツチング・ユニツト１１は
再構成のためにのみ使用されることになる。
第１図に概略的に示した個別的なデイスク記憶
装置１００〜１０２の代わりに、これらと同じ情
報を受取る２重式デイスク記憶装置を設けてもよ
い。このため、所与のプログラムによつて発行さ
れた書込み命令の各々はオペレーテイング・シス
テムの制御の下で２重化され、そして結合された
２台のデイスク記憶装置について並行して使用さ
れる。かかる編成は可用性を改良することに加え
て、読取り動作のアクセス時間が減少するという
他の利点をも与える。というのは、これらのデイ
スク記憶装置における読取り／書込みヘツドを互
いに独立して位置づけることができるからであ
る。信頼性を一層向上させるために、前述の２重
式デイスク記憶装置を別々のストリングで接続す
ることもできる。
装置１００〜１０２の代わりに、これらと同じ情
報を受取る２重式デイスク記憶装置を設けてもよ
い。このため、所与のプログラムによつて発行さ
れた書込み命令の各々はオペレーテイング・シス
テムの制御の下で２重化され、そして結合された
２台のデイスク記憶装置について並行して使用さ
れる。かかる編成は可用性を改良することに加え
て、読取り動作のアクセス時間が減少するという
他の利点をも与える。というのは、これらのデイ
スク記憶装置における読取り／書込みヘツドを互
いに独立して位置づけることができるからであ
る。信頼性を一層向上させるために、前述の２重
式デイスク記憶装置を別々のストリングで接続す
ることもできる。
第２図は、第１図の２重システムを構成する２
台のプロセツサCPU Ａ及びCPU Ｂに対する作
業の分散方法を例示する。中断してはならない適
用業務プログラム２０ａ及び２１ｂは、両方のプ
ロセツサで走行する。このため、それぞれのシス
テムに設けられた非活動的な待機プログラム２０
ｂ及び２１ａは、他方のシステムが故障したとき
処理中の作業を中断発生点から再開させることが
できる。この待機プログラム２０ｂ又は２１ａを
起動する前に、良好に規定された（たとえば使用
されたフアイルの）システム・ステータスを復元
するために再始動ルーチンが実行されねばならな
い。処理されるデータはデイスク記憶装置１００
ａ及び１００ｂ中のフアイル及びデータ・バンク
にそれぞれ記憶され、そして第１図に関連して説
明したように複数の接続が再構成された後、待機
プログラム２０ｂ又は２１ａによつてこれをアク
セスすることができる。
台のプロセツサCPU Ａ及びCPU Ｂに対する作
業の分散方法を例示する。中断してはならない適
用業務プログラム２０ａ及び２１ｂは、両方のプ
ロセツサで走行する。このため、それぞれのシス
テムに設けられた非活動的な待機プログラム２０
ｂ及び２１ａは、他方のシステムが故障したとき
処理中の作業を中断発生点から再開させることが
できる。この待機プログラム２０ｂ又は２１ａを
起動する前に、良好に規定された（たとえば使用
されたフアイルの）システム・ステータスを復元
するために再始動ルーチンが実行されねばならな
い。処理されるデータはデイスク記憶装置１００
ａ及び１００ｂ中のフアイル及びデータ・バンク
にそれぞれ記憶され、そして第１図に関連して説
明したように複数の接続が再構成された後、待機
プログラム２０ｂ又は２１ａによつてこれをアク
セスすることができる。
主プログラムの状態をそれぞれの待機プログラ
ム２０ｂ及び２１ａへ通知するために、各プロセ
ツサには通信手段（たとえばプログラム）２５ａ
及び２５ｂがそれぞれ設けられ、該通信手段は活
動プログラム（たとえば２０ａ）及びフアイルの
状態を与えられてこれをデイスク記憶装置２８中
のフアイルを通して他方のプロセツサへ供給す
る。デイスク記憶装置２８は生ぜられた変更ステ
ータスを記憶する。このような通信手段２５ａ及
び２５ｂが設けられていないと、待機プログラム
２０ｂ及び２１ａは処理中の作業を再開する前に
故障プロセツサのステータスを復元しなければな
らない。
ム２０ｂ及び２１ａへ通知するために、各プロセ
ツサには通信手段（たとえばプログラム）２５ａ
及び２５ｂがそれぞれ設けられ、該通信手段は活
動プログラム（たとえば２０ａ）及びフアイルの
状態を与えられてこれをデイスク記憶装置２８中
のフアイルを通して他方のプロセツサへ供給す
る。デイスク記憶装置２８は生ぜられた変更ステ
ータスを記憶する。このような通信手段２５ａ及
び２５ｂが設けられていないと、待機プログラム
２０ｂ及び２１ａは処理中の作業を再開する前に
故障プロセツサのステータスを復元しなければな
らない。
プロセツサの各々は使用度の高い適用業務プロ
グラム２０ａ，２１ｂ及び他方のプロセツサのた
めの待機プログラム２１ａ，２０ｂに加えて、中
断による悪影響の度合いが小さい他の適用業務プ
ログラム２２ａ及び２２ｂを含む。これらの適用
業務プログラムは、中断時にスイツチされないよ
うな周辺ユニツト（たとえば、デイスク記憶装置
１０１、プリンタ２３及びデイスプレイ・ユニツ
ト２４）に関連するものでよい。これらの適用業
務プログラム２２ａ及び２２ｂが中断されるの
は、たとえば一方のプロセツサが他方のプロセツ
サの使用度の高い適用業務プログラム２０ａ又は
２１ｂを引継ぐにあたつて追加の容量を必要とす
るような場合である。
グラム２０ａ，２１ｂ及び他方のプロセツサのた
めの待機プログラム２１ａ，２０ｂに加えて、中
断による悪影響の度合いが小さい他の適用業務プ
ログラム２２ａ及び２２ｂを含む。これらの適用
業務プログラムは、中断時にスイツチされないよ
うな周辺ユニツト（たとえば、デイスク記憶装置
１０１、プリンタ２３及びデイスプレイ・ユニツ
ト２４）に関連するものでよい。これらの適用業
務プログラム２２ａ及び２２ｂが中断されるの
は、たとえば一方のプロセツサが他方のプロセツ
サの使用度の高い適用業務プログラム２０ａ又は
２１ｂを引継ぐにあたつて追加の容量を必要とす
るような場合である。
両プロセツサCPU Ａ及びCPU Ｂのオペレー
テイング・システムはモニタ手段２７ａ及び２７
ｂを含み、該モニタ手段はそれ自体のプロセツサ
又は他方のプロセツサの状態を継続的にモニタす
る。通常の動作中、これらのモニタ手段の各々
は、他方のモニタ手段によつて周期的インターバ
ルで検知されるような活動符号（時間マーク）
を、デイスク記憶装置２９へ供給する。これらの
活動符号が存在しない場合には、個々のケースで
必要となるシステム全体の再構成が、依然として
正常なプロセツサによつて開始される。このた
め、スイツチング・ユニツト１１及びチヤネル・
スイツチ又はストリング・スイツチへ命令が与え
られる。
テイング・システムはモニタ手段２７ａ及び２７
ｂを含み、該モニタ手段はそれ自体のプロセツサ
又は他方のプロセツサの状態を継続的にモニタす
る。通常の動作中、これらのモニタ手段の各々
は、他方のモニタ手段によつて周期的インターバ
ルで検知されるような活動符号（時間マーク）
を、デイスク記憶装置２９へ供給する。これらの
活動符号が存在しない場合には、個々のケースで
必要となるシステム全体の再構成が、依然として
正常なプロセツサによつて開始される。このた
め、スイツチング・ユニツト１１及びチヤネル・
スイツチ又はストリング・スイツチへ命令が与え
られる。
第３図は、デイスプレイ・ユニツト及びプリン
タの如き周辺ユニツトに対するスイツチング・ユ
ニツト１１の代表的な設計を示す。接続可能なデ
イスプレイ・ユニツト１０３〜１０５に対応する
機械的な双投スイツチ３３ａ〜３３ｃが設けら
れ、該スイツチは手動的に又はスイツチ制御３２
によつてセツトされうる。スイツチ制御３２はデ
ータ転送デバイス３１を通して命令を受取り、該
デバイスは線３６ａ及び３６ｂを介してプロセツ
サCPU Ａ及びCPU Ｂへそれぞれ接続される。
これと同じ通路に沿つて、スイツチ制御３２は各
スイツチのセツテイング情報をCPU Ａ及びCPU
Ｂへ供給する。
タの如き周辺ユニツトに対するスイツチング・ユ
ニツト１１の代表的な設計を示す。接続可能なデ
イスプレイ・ユニツト１０３〜１０５に対応する
機械的な双投スイツチ３３ａ〜３３ｃが設けら
れ、該スイツチは手動的に又はスイツチ制御３２
によつてセツトされうる。スイツチ制御３２はデ
ータ転送デバイス３１を通して命令を受取り、該
デバイスは線３６ａ及び３６ｂを介してプロセツ
サCPU Ａ及びCPU Ｂへそれぞれ接続される。
これと同じ通路に沿つて、スイツチ制御３２は各
スイツチのセツテイング情報をCPU Ａ及びCPU
Ｂへ供給する。
スイツチ３３の２出力は同軸ケーブル３４又は
３５を通して集線装置１２ａ又は１２ｂへ接続さ
れ、該集線装置はこれらの同軸ケーブルの各々を
（たとえば時分割式に）プロセツサCPU Ａ又は
CPU Ｂと連結する。スイツチング・ユニツト１
１の前面には、機械的スイツチ３３の各々を手動
的に作動させるためのボタンと、それぞれのスイ
ツチ・セツテイングを指示するためのインジケー
タ・ランプが設けられる。
３５を通して集線装置１２ａ又は１２ｂへ接続さ
れ、該集線装置はこれらの同軸ケーブルの各々を
（たとえば時分割式に）プロセツサCPU Ａ又は
CPU Ｂと連結する。スイツチング・ユニツト１
１の前面には、機械的スイツチ３３の各々を手動
的に作動させるためのボタンと、それぞれのスイ
ツチ・セツテイングを指示するためのインジケー
タ・ランプが設けられる。
スイツチング・ユニツト１１を使用することに
より、接続された周辺ユニツト１０３〜１０５の
各々をプロセツサCPU Ａ又はCPU Ｂの１つと
選択的に関連づけることができる。この関連づけ
は、特定の周辺ユニツトを特定の適用業務プログ
ラムと関連づけるために、操作員によつて手動的
に又はプログラム制御の下で自動的に行うことが
できる。エラー検出時には、中断不能な適用業務
プログラムと関連する周辺ユニツトを故障プロセ
ツサから他のプロセツサへスイツチすることがで
きる。このため、正常なプロセツサの周辺ユニツ
トのうち優先順位が低い作業を割当てられた周辺
ユニツトを切離すことにより、オーバロードを防
止することが必要になる場合がある。この切離し
を自動的に行うため、もはや活動的でない周辺ユ
ニツトはそのスイツチを故障プロセツサへ接続す
るようにされる。
より、接続された周辺ユニツト１０３〜１０５の
各々をプロセツサCPU Ａ又はCPU Ｂの１つと
選択的に関連づけることができる。この関連づけ
は、特定の周辺ユニツトを特定の適用業務プログ
ラムと関連づけるために、操作員によつて手動的
に又はプログラム制御の下で自動的に行うことが
できる。エラー検出時には、中断不能な適用業務
プログラムと関連する周辺ユニツトを故障プロセ
ツサから他のプロセツサへスイツチすることがで
きる。このため、正常なプロセツサの周辺ユニツ
トのうち優先順位が低い作業を割当てられた周辺
ユニツトを切離すことにより、オーバロードを防
止することが必要になる場合がある。この切離し
を自動的に行うため、もはや活動的でない周辺ユ
ニツトはそのスイツチを故障プロセツサへ接続す
るようにされる。
スイツチ３３は、同軸ケーブル３４及び３５の
芯線及びシールド線を同時にスイツチすることが
できるように、双投型の自己保持式磁気リレーと
して設計することが望ましい。このようなリレー
はそれぞれのセツテイングを保持するのにエネル
ギーを必要としないからである。
芯線及びシールド線を同時にスイツチすることが
できるように、双投型の自己保持式磁気リレーと
して設計することが望ましい。このようなリレー
はそれぞれのセツテイングを保持するのにエネル
ギーを必要としないからである。
第４図は、スイツチング・ユニツト１１におけ
るデータ処理デバイス３１及びスイツチ制御３２
の詳細を示す。スイツチ３３ａ〜３３ｃは、スイ
ツチ選択及び制御論理４１に応答するドライバ４
０によつて作動される。スイツチ選択及び制御論
理４１はメモリ４６を有するマイクロプロセツサ
４５から命令を受取る。マイクロプロセツサ４５
中で走行すべきプログラムは動作制御４４ａ及び
４４ｂによつて開始され、該動作制御はプロセツ
サCPU Ａ及びCPU Ｂから線３６ａ及び３６ｂ、
ドライバ４２ａ及び４２ｂ、直並列化回路
（SERDES）４３ａ及び４３ｂを介して受取られ
る命令によつて制御される。線３６ａ及び３６ｂ
は、他の周辺ユニツトをプロセツサへ接続するた
めに使用されるものと同様の同軸ケーブルであ
る。マイクロプロセツサ４５及び動作制御４４を
適当にプログラムすることにより、スイツチン
グ・ユニツト１１は選択されたスイツチをセツト
するための命令を与えられるときプロセツサによ
つて通常の周辺ユニツトと同様にアドレスされ
る。かくて、ドライバ４２ａ及び４２ｂは、他の
周辺ユニツトと同様の様式で設計される。たとえ
ば、ドライバ４２ａ及び４２ｂの各々は、パルス
成形手段、クロツク発生器、同期パルスとデー
タ・パルスを分離するための手段を含んでもよ
い。
るデータ処理デバイス３１及びスイツチ制御３２
の詳細を示す。スイツチ３３ａ〜３３ｃは、スイ
ツチ選択及び制御論理４１に応答するドライバ４
０によつて作動される。スイツチ選択及び制御論
理４１はメモリ４６を有するマイクロプロセツサ
４５から命令を受取る。マイクロプロセツサ４５
中で走行すべきプログラムは動作制御４４ａ及び
４４ｂによつて開始され、該動作制御はプロセツ
サCPU Ａ及びCPU Ｂから線３６ａ及び３６ｂ、
ドライバ４２ａ及び４２ｂ、直並列化回路
（SERDES）４３ａ及び４３ｂを介して受取られ
る命令によつて制御される。線３６ａ及び３６ｂ
は、他の周辺ユニツトをプロセツサへ接続するた
めに使用されるものと同様の同軸ケーブルであ
る。マイクロプロセツサ４５及び動作制御４４を
適当にプログラムすることにより、スイツチン
グ・ユニツト１１は選択されたスイツチをセツト
するための命令を与えられるときプロセツサによ
つて通常の周辺ユニツトと同様にアドレスされ
る。かくて、ドライバ４２ａ及び４２ｂは、他の
周辺ユニツトと同様の様式で設計される。たとえ
ば、ドライバ４２ａ及び４２ｂの各々は、パルス
成形手段、クロツク発生器、同期パルスとデー
タ・パルスを分離するための手段を含んでもよ
い。
プロセツサCPU Ａ又はCPU Ｂとスイツチン
グ・ユニツト１１との間のデータ転送は、直接の
接続によるか又は中間の制御ユニツトによつて行
なうことができる。たとえば、所与のプロセツサ
がスイツチング・ユニツト１１のアドレスを供給
する場合、制御ユニツト又はスイツチング・ユニ
ツトはこのアドレスを認識し、これにより転送線
上で利用可能な信号を受取つて処理するように動
作する。前述のように、スイツチング・ユニツト
１１中でマイクロプロセツサ４５を使用すると、
該スイツチング・ユニツトをすべての可能な転送
プロセス及びインタフエース条件へ適応させるこ
とが可能となる。たとえば、スイツチング・ユニ
ツト１１はいわゆるRS326方式に従つたデータを
受取るようにスイツチされうる。
グ・ユニツト１１との間のデータ転送は、直接の
接続によるか又は中間の制御ユニツトによつて行
なうことができる。たとえば、所与のプロセツサ
がスイツチング・ユニツト１１のアドレスを供給
する場合、制御ユニツト又はスイツチング・ユニ
ツトはこのアドレスを認識し、これにより転送線
上で利用可能な信号を受取つて処理するように動
作する。前述のように、スイツチング・ユニツト
１１中でマイクロプロセツサ４５を使用すると、
該スイツチング・ユニツトをすべての可能な転送
プロセス及びインタフエース条件へ適応させるこ
とが可能となる。たとえば、スイツチング・ユニ
ツト１１はいわゆるRS326方式に従つたデータを
受取るようにスイツチされうる。
スイツチング・ユニツト１１は同軸ケーブル３
６ａ及び３６ｂに対する２端子を有し、そしてこ
れらの端子は内部データ通路（たとえば線４８又
はマイクロプロセツサ）を通して互いに接続され
るので、このスイツチング・ユニツト１１を通し
てプロセツサCPU Ａ及びCPU Ｂの間でデータ
を交換することも可能である。このことは共通に
使用されるデイスク記憶装置（たとえば２８又は
２９）の通信路の代わりに、又はそれに加えて行
なうことができる。このため、転送ステツプを開
始するプロセツサはたとえばスイツチング・ユニ
ツト１１をアドレスし、該スイツチング・ユニツ
トはこれに応じて受取られたデータを（メモリ４
６で）バツフアする。その後、第２の接続プロセ
ツサへ対応する信号が送られると、このプロセツ
サはバツフアされたデータを取出すか又は記憶す
る。
６ａ及び３６ｂに対する２端子を有し、そしてこ
れらの端子は内部データ通路（たとえば線４８又
はマイクロプロセツサ）を通して互いに接続され
るので、このスイツチング・ユニツト１１を通し
てプロセツサCPU Ａ及びCPU Ｂの間でデータ
を交換することも可能である。このことは共通に
使用されるデイスク記憶装置（たとえば２８又は
２９）の通信路の代わりに、又はそれに加えて行
なうことができる。このため、転送ステツプを開
始するプロセツサはたとえばスイツチング・ユニ
ツト１１をアドレスし、該スイツチング・ユニツ
トはこれに応じて受取られたデータを（メモリ４
６で）バツフアする。その後、第２の接続プロセ
ツサへ対応する信号が送られると、このプロセツ
サはバツフアされたデータを取出すか又は記憶す
る。
プロセツサCPU Ａ及びCPU Ｂの間のこの接
続チヤネルは、前記したフエイルセイフ式データ
処理システムを形成するように既存のプロセツサ
を接続するのに役立つ。
続チヤネルは、前記したフエイルセイフ式データ
処理システムを形成するように既存のプロセツサ
を接続するのに役立つ。
各プロセツサごとに１つの端子（ポート）をス
イツチング・ユニツト１１に設けると、次のよう
な利点が得られる。
イツチング・ユニツト１１に設けると、次のよう
な利点が得られる。
２台のプロセツサ間に新しい通信路が開設され
る。
る。
メモリ４６における２台のプロセツサの読取り
及び書込み動作を並行モードで行なうことができ
る。
及び書込み動作を並行モードで行なうことができ
る。
２台のプロセツサは（データ交換のため又はス
イツチング・ユニツト１１へ命令を与えるため）
このスイツチング・ユニツト１１を他の周辺ユニ
ツトと同様にアドレスすることができる。
イツチング・ユニツト１１へ命令を与えるため）
このスイツチング・ユニツト１１を他の周辺ユニ
ツトと同様にアドレスすることができる。
２台以上のプロセツサを備えたデータ処理シス
テムでは、スイツチング・ユニツト１１に２つ以
上のポートを設けることが可能である。代替的
に、結合された複数のスイツチング・ユニツトの
端子を互いに連結することもできる。
テムでは、スイツチング・ユニツト１１に２つ以
上のポートを設けることが可能である。代替的
に、結合された複数のスイツチング・ユニツトの
端子を互いに連結することもできる。
第５図は第４図におけるスイツチ選択及び制御
論理４１の詳細を示す。32スイツチのうち１スイ
ツチのセツテイングを変更するための符号化選択
信号は５本の線から成る選択線５０へ加えられ、
32個のスイツチ・デコーダ５２のすべてへ供給さ
れる。アドレスされたデコーダ５２はゲート回路
５３ａ及び５３ｂへ開放パルスを供給する。ゲー
ト回路５３ａ及び５３ｂの第２入力は、当該スイ
ツチのセツト位置を指示する線５１ａ及び５１ｂ
へそれぞれ接続される。所望のスイツチング・パ
ルスの長さは、スイツチング・デコーダ５２へ接
続された線５１ｃによつて指示される。次いで、
アドレスされたゲート回路５３ａ又は５３ｂは、
スイツチ３３ａ又は３３ｂにおけるリレー・コイ
ル５５ａ又は５５ｂのドライバ５４ａ又は５４ｂ
へ制御パルスを供給する。スイツチ・セツテイン
グは線５９を通して検知され、ラツチ回路５６に
記憶される。この場合、ラツチ回路５６はインジ
ケータ・ランプ５８ａ及び５８ｂに対するドライ
バ５７ａ及び５７ｂのうち１つを作動させる。ま
たスイツチ・セツテイングは、（たとえば該スイ
ツチの手動操作の後）２台のプロセツサへ接続さ
れる線５９ａを通して第４図のマイクロプロセツ
サ４５によつても検知される。
論理４１の詳細を示す。32スイツチのうち１スイ
ツチのセツテイングを変更するための符号化選択
信号は５本の線から成る選択線５０へ加えられ、
32個のスイツチ・デコーダ５２のすべてへ供給さ
れる。アドレスされたデコーダ５２はゲート回路
５３ａ及び５３ｂへ開放パルスを供給する。ゲー
ト回路５３ａ及び５３ｂの第２入力は、当該スイ
ツチのセツト位置を指示する線５１ａ及び５１ｂ
へそれぞれ接続される。所望のスイツチング・パ
ルスの長さは、スイツチング・デコーダ５２へ接
続された線５１ｃによつて指示される。次いで、
アドレスされたゲート回路５３ａ又は５３ｂは、
スイツチ３３ａ又は３３ｂにおけるリレー・コイ
ル５５ａ又は５５ｂのドライバ５４ａ又は５４ｂ
へ制御パルスを供給する。スイツチ・セツテイン
グは線５９を通して検知され、ラツチ回路５６に
記憶される。この場合、ラツチ回路５６はインジ
ケータ・ランプ５８ａ及び５８ｂに対するドライ
バ５７ａ及び５７ｂのうち１つを作動させる。ま
たスイツチ・セツテイングは、（たとえば該スイ
ツチの手動操作の後）２台のプロセツサへ接続さ
れる線５９ａを通して第４図のマイクロプロセツ
サ４５によつても検知される。
一方のプロセツサの要求に応じてスイツチン
グ・ユニツト１１がスイツチ・セツテイングを変
更する限り、他方のプロセツサはこのスイツチン
グ・ユニツト１１をアクセスすることができない
ので、不定の状態が存在することはありえない。
変更されたスイツチ・セツテイングは、当該変更
を要求しなかつたプロセツサにも通知される。
グ・ユニツト１１がスイツチ・セツテイングを変
更する限り、他方のプロセツサはこのスイツチン
グ・ユニツト１１をアクセスすることができない
ので、不定の状態が存在することはありえない。
変更されたスイツチ・セツテイングは、当該変更
を要求しなかつたプロセツサにも通知される。
もし接続すべき周辺ユニツトの数がスイツチン
グ・ユニツト１１中に存在するスイツチの数を超
えるならば、複数のスイツチング・ユニツト１１
を第６Ａ図に示すように並列に接続することがで
きる。このようにすると、スイツチング・ユニツ
ト１１中のデータ転送デバイス３１は線６０を通
して直列接続され、かくて２台のプロセツサによ
つてアドレスすることができる。
グ・ユニツト１１中に存在するスイツチの数を超
えるならば、複数のスイツチング・ユニツト１１
を第６Ａ図に示すように並列に接続することがで
きる。このようにすると、スイツチング・ユニツ
ト１１中のデータ転送デバイス３１は線６０を通
して直列接続され、かくて２台のプロセツサによ
つてアドレスすることができる。
２台以上のプロセツサを備えたシステムでは、
周辺ユニツトをCPU ＡないしCPU Ｄのうち１
台へ選択的に接続することができるように、複数
のスイツチング・ユニツト１１を直列に接続する
ことができる（第６Ｂ図参照）。このようにして
接続されたすべてのスイツチング・ユニツト１１
のデータ転送デバイス３１は、バス６１を通して
ループ形成で接続される。さらに、１つのスイツ
チング・ユニツト（たとえば１１ａ）は線６２を
通してプロセツサの各々へ星形状に接続され、か
くて他のスイツチング・ユニツトとの間のデータ
交換を行なわしめる。
周辺ユニツトをCPU ＡないしCPU Ｄのうち１
台へ選択的に接続することができるように、複数
のスイツチング・ユニツト１１を直列に接続する
ことができる（第６Ｂ図参照）。このようにして
接続されたすべてのスイツチング・ユニツト１１
のデータ転送デバイス３１は、バス６１を通して
ループ形成で接続される。さらに、１つのスイツ
チング・ユニツト（たとえば１１ａ）は線６２を
通してプロセツサの各々へ星形状に接続され、か
くて他のスイツチング・ユニツトとの間のデータ
交換を行なわしめる。
スイツチング・ユニツト１１をブロツク６２で
直列に接続するかわりに、すべてのプロセツサへ
接続されたデータ転送デバイス３１からスイツチ
ング信号を受取るように多重ポールのプラグを使
用することも可能である。
直列に接続するかわりに、すべてのプロセツサへ
接続されたデータ転送デバイス３１からスイツチ
ング信号を受取るように多重ポールのプラグを使
用することも可能である。
スイツチング・ユニツト１１は２台のプロセツ
サCPU Ａ及びCPU Ｂを結合するための主要な
エレメントであから、それ自身は高度にフエイル
セイフでなければならない。この要件は、電源故
障時にもセツテイングを保持するような型式のス
イツチを使用することによつて満足される。スイ
ツチング・ユニツト１１中の転送手段を電源故障
から保護するには、緊急用の電池を使用すればよ
い。
サCPU Ａ及びCPU Ｂを結合するための主要な
エレメントであから、それ自身は高度にフエイル
セイフでなければならない。この要件は、電源故
障時にもセツテイングを保持するような型式のス
イツチを使用することによつて満足される。スイ
ツチング・ユニツト１１中の転送手段を電源故障
から保護するには、緊急用の電池を使用すればよ
い。
第１図はスイツチ可能な周辺ユニツトを備えた
２重化プロセツサ・システムの概略図、第２図は
第１図のプロセツサで遂行されるプロセスの概略
図、第３図は周辺ユニツトに関連するスイツチン
グ・ユニツトの概略図、第４図は第３図のスイツ
チング・ユニツトの詳細ブロツク図、第５図は第
３図及び第４図のスイツチング・ユニツトの機械
的スイツチに関連するスイツチ選択及び制御論理
を示すブロツク図、第６Ａ図及び第６Ｂ図は第４
図の複数のスイツチング・ユニツトを並列及び直
列に接続した例をそれぞれ示す図である。
２重化プロセツサ・システムの概略図、第２図は
第１図のプロセツサで遂行されるプロセスの概略
図、第３図は周辺ユニツトに関連するスイツチン
グ・ユニツトの概略図、第４図は第３図のスイツ
チング・ユニツトの詳細ブロツク図、第５図は第
３図及び第４図のスイツチング・ユニツトの機械
的スイツチに関連するスイツチ選択及び制御論理
を示すブロツク図、第６Ａ図及び第６Ｂ図は第４
図の複数のスイツチング・ユニツトを並列及び直
列に接続した例をそれぞれ示す図である。
Claims (1)
- 【特許請求の範囲】 １ 複数のプロセツサと、 複数の周辺ユニツトと、 前記複数のプロセツサにそれぞれ対応する複数
のポート、該ポートを相互接続してプロセツサ間
通信を可能ならしめる内部データ通路、前記複数
の周辺ユニツトにそれぞれ対応し周辺ユニツトを
特定のプロセツサに接続する複数のスイツチ、及
び各プロセツサから対応するポートに受取られた
命令に応答して選択されたスイツチのセツテイン
グを行なうと共にそのセツテイング情報を他のプ
ロセツサに知らせる制御手段、を含むスイツチン
グ・ユニツトと、 を具備してなるフエイルセイフ式データ処理シス
テム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP82111312A EP0109981B1 (de) | 1982-12-07 | 1982-12-07 | Ausfallgesicherte Datenverarbeitungsanlage |
| EP82111312.3 | 1982-12-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59106056A JPS59106056A (ja) | 1984-06-19 |
| JPS6334494B2 true JPS6334494B2 (ja) | 1988-07-11 |
Family
ID=8189381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58154225A Granted JPS59106056A (ja) | 1982-12-07 | 1983-08-25 | フエイルセイフ式デ−タ処理システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4631661A (ja) |
| EP (1) | EP0109981B1 (ja) |
| JP (1) | JPS59106056A (ja) |
| DE (1) | DE3276598D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146548A (ja) * | 1984-08-10 | 1986-03-06 | Nec Corp | 系変更制御方式 |
| JPS61239360A (ja) * | 1985-04-16 | 1986-10-24 | Minolta Camera Co Ltd | 文書処理装置 |
| US5251299A (en) * | 1985-12-28 | 1993-10-05 | Fujitsu Limited | System for switching between processors in a multiprocessor system |
| US5483659A (en) * | 1987-09-14 | 1996-01-09 | Yamamura; Kimio | Apparatus for controlling a signal processing system to operate in high and low speed modes |
| US5121486A (en) * | 1987-11-20 | 1992-06-09 | Hitachi, Ltd | Network control system for dynamically switching a logical connection between an identified terminal device and an indicated processing unit |
| DE68916413T2 (de) * | 1989-03-14 | 1995-01-26 | Ibm | Vermittlungssystem für den gleichzeitigen Datentransfer zwischen Datenprozessoren. |
| CA2025197C (en) * | 1989-10-19 | 1998-04-21 | Michael H. Kelley | Method and system for dynamically controlling the operation of a program |
| US5155845A (en) * | 1990-06-15 | 1992-10-13 | Storage Technology Corporation | Data storage system for providing redundant copies of data on different disk drives |
| EP0472861B1 (en) * | 1990-08-31 | 1995-09-20 | International Business Machines Corporation | Method and apparatus for cross-partition control in a partitioned process environment |
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| US5394554A (en) * | 1992-03-30 | 1995-02-28 | International Business Machines Corporation | Interdicting I/O and messaging operations from sending central processing complex to other central processing complexes and to I/O device in multi-system complex |
| US5696895A (en) * | 1995-05-19 | 1997-12-09 | Compaq Computer Corporation | Fault tolerant multiple network servers |
| US6577912B1 (en) * | 1999-01-13 | 2003-06-10 | Matsushita Electric Industrial Co., Ltd | Computer device for production equipment |
| US6950893B2 (en) * | 2001-03-22 | 2005-09-27 | I-Bus Corporation | Hybrid switching architecture |
| US7062502B1 (en) * | 2001-12-28 | 2006-06-13 | Kesler John N | Automated generation of dynamic data entry user interface for relational database management systems |
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|---|---|---|---|---|
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