JPS6334494B2 - - Google Patents
Info
- Publication number
- JPS6334494B2 JPS6334494B2 JP58154225A JP15422583A JPS6334494B2 JP S6334494 B2 JPS6334494 B2 JP S6334494B2 JP 58154225 A JP58154225 A JP 58154225A JP 15422583 A JP15422583 A JP 15422583A JP S6334494 B2 JPS6334494 B2 JP S6334494B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- processors
- switching unit
- switch
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000002093 peripheral effect Effects 0.000 claims description 27
- 238000012545 processing Methods 0.000 claims description 9
- 238000004891 communication Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 2
- 238000012546 transfer Methods 0.000 description 9
- 230000009977 dual effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000012544 monitoring process Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002452 interceptive effect Effects 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000005405 multipole Effects 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2023—Failover techniques
- G06F11/2025—Failover techniques using centralised failover control functionality
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2038—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant with a single idle spare processing component
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2041—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant with more than one idle spare processing component
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
本発明はフエイルセイフ(fail safe)式データ
処理システムに係る。
処理システムに係る。
最近のデータ処理システムは、たとえばプロセ
ス制御や宇宙船の監視又は銀行業務のように、処
理サイクルを中断してはならない適用業務で使用
されることが多くなつた。このようなシステムの
保守作業又は障害はそのパフオーマンスを一時的
に低下させるけれども、処理中のジヨブを完全に
停止させるには至らない。
ス制御や宇宙船の監視又は銀行業務のように、処
理サイクルを中断してはならない適用業務で使用
されることが多くなつた。このようなシステムの
保守作業又は障害はそのパフオーマンスを一時的
に低下させるけれども、処理中のジヨブを完全に
停止させるには至らない。
このため、これらの適用業務に使用されるシス
テムには冗長性が組込まれ、告障した構成要素が
行つていた作業を正常な構成要素で引続いて行わ
せるようにしている。多くのシステムでは、エラ
ー条件が検出されたときに必要なスイツチング
(再構成)を該システム自体で行う。
テムには冗長性が組込まれ、告障した構成要素が
行つていた作業を正常な構成要素で引続いて行わ
せるようにしている。多くのシステムでは、エラ
ー条件が検出されたときに必要なスイツチング
(再構成)を該システム自体で行う。
冗長システムの例は、A.E.Cooper et al:
“Development of On−Board Space
Computer Systems”IBM Journl of Research
and Development、January 1976なる論文及び
西ドイツ国特許出願公開第2108836号明細書に記
述されている。
“Development of On−Board Space
Computer Systems”IBM Journl of Research
and Development、January 1976なる論文及び
西ドイツ国特許出願公開第2108836号明細書に記
述されている。
このような複合システムは回路(ハードウエ
ア)及び制御プログラム(オペレーテイング・シ
ステム)を巧妙に適応させねばならず、従つてそ
の設計及び製造には相当の経費を必要する。多く
の適用業務についてはかかる経費は経済的に正当
化されないので、計算機の使用は望ましいけれど
もこれまで考慮されなかつたし、また使用された
としても時間的にクリチカルでない側面に制限さ
れてきた。
ア)及び制御プログラム(オペレーテイング・シ
ステム)を巧妙に適応させねばならず、従つてそ
の設計及び製造には相当の経費を必要する。多く
の適用業務についてはかかる経費は経済的に正当
化されないので、計算機の使用は望ましいけれど
もこれまで考慮されなかつたし、また使用された
としても時間的にクリチカルでない側面に制限さ
れてきた。
従つて、本発明の目的は、既存の計算機をその
まま使用し且つ既存のオペレーテイング・システ
ムを僅かに変更するだけで、前述のフエイルセイ
フ式データ処理システムを実現することにある。
まま使用し且つ既存のオペレーテイング・システ
ムを僅かに変更するだけで、前述のフエイルセイ
フ式データ処理システムを実現することにある。
本発明の基本的な特徴は、一方のプロセツサが
他方の(故障)プロセツサのタスクを引継ぐこと
ができるように、多重プロセツサ・システム中の
デイスプレイ・ユニツトやプリンタ等の周辺ユニ
ツトをスイツチすることにある。オンライン適用
業務用に設計された最近の計算システムは非常に
多くのデイスプレイ・ユニツトへ接続され、そし
て故障プロセツサへ接続された或るデイスプレ
イ・ユニツトのみをスイツチしなければならない
場合が存在する。このような状況で、他方のプロ
セツサ(これはそのデイスプレイ・ユニツト自体
をも管理しなければならない)がオーバロード状
態になることを防止するためには、簡単で安価な
スイツチング手段を有することが不可欠となる。
従つて、本発明が提供するスイツチング・ユニツ
トは接続された周辺ユニツトごとに1つの機械的
スイツチを含み、該スイツチをオペレーテイン
グ・プログラムの制御下でセツトする。他の周辺
ユニツトと同様に、このスイツチング・ユニツト
自体はプロセツサの各々へ接続され、かくて該プ
ロセツサのハードウエア制御に干渉することなく
命令を受取るようにアドレスされる。
他方の(故障)プロセツサのタスクを引継ぐこと
ができるように、多重プロセツサ・システム中の
デイスプレイ・ユニツトやプリンタ等の周辺ユニ
ツトをスイツチすることにある。オンライン適用
業務用に設計された最近の計算システムは非常に
多くのデイスプレイ・ユニツトへ接続され、そし
て故障プロセツサへ接続された或るデイスプレ
イ・ユニツトのみをスイツチしなければならない
場合が存在する。このような状況で、他方のプロ
セツサ(これはそのデイスプレイ・ユニツト自体
をも管理しなければならない)がオーバロード状
態になることを防止するためには、簡単で安価な
スイツチング手段を有することが不可欠となる。
従つて、本発明が提供するスイツチング・ユニツ
トは接続された周辺ユニツトごとに1つの機械的
スイツチを含み、該スイツチをオペレーテイン
グ・プログラムの制御下でセツトする。他の周辺
ユニツトと同様に、このスイツチング・ユニツト
自体はプロセツサの各々へ接続され、かくて該プ
ロセツサのハードウエア制御に干渉することなく
命令を受取るようにアドレスされる。
2台のプロセツサは別々の端子(ポート)を通
してこのスイツチング・ユニツトへ接続され、こ
のスイツチング・ユニツトを通して互いに通信を
行なうことができる。かくて、2台の既存計算機
を前述のスイツチング・ユニツトへ接続すること
により、計算機ハードウエアへ干渉することのな
い多重プロセツサ・システムが得られる。必要な
制御はオペレーテイング・プログラムによつて与
えられる。
してこのスイツチング・ユニツトへ接続され、こ
のスイツチング・ユニツトを通して互いに通信を
行なうことができる。かくて、2台の既存計算機
を前述のスイツチング・ユニツトへ接続すること
により、計算機ハードウエアへ干渉することのな
い多重プロセツサ・システムが得られる。必要な
制御はオペレーテイング・プログラムによつて与
えられる。
計算機の残りの構成要素、たとえばチヤネル及
びデイスク記憶装置のスイツチングを行なうため
に、最近のシステムに存在する機構(チヤネル・
スイツチ又はストリング・スイツチ)が使用され
る。これらの構成要素をフエイルセイフにするた
め、デイスク記憶装置は2台を1組として使用さ
れる。すなわち、一方のデイスク記憶装置の情報
内容はあたかもミラー・イメージの如く他方のデ
イスク記憶装置に二重化される。
びデイスク記憶装置のスイツチングを行なうため
に、最近のシステムに存在する機構(チヤネル・
スイツチ又はストリング・スイツチ)が使用され
る。これらの構成要素をフエイルセイフにするた
め、デイスク記憶装置は2台を1組として使用さ
れる。すなわち、一方のデイスク記憶装置の情報
内容はあたかもミラー・イメージの如く他方のデ
イスク記憶装置に二重化される。
本発明に従つた多重プロセツサ・システムは、
複数の周辺ユニツト及び最小数の回路を有するフ
エイルセイフ式データ処理システムを提供するこ
とを可能にする。この目的のために使用されるス
イツチング・ユニツトは、既存のシステムに干渉
することなくオペレーテイング・プログラムによ
つて直接的に制御することが可能であり、しかも
その設計が簡単であるにも拘らず融通性及び信頼
性が高い。
複数の周辺ユニツト及び最小数の回路を有するフ
エイルセイフ式データ処理システムを提供するこ
とを可能にする。この目的のために使用されるス
イツチング・ユニツトは、既存のシステムに干渉
することなくオペレーテイング・プログラムによ
つて直接的に制御することが可能であり、しかも
その設計が簡単であるにも拘らず融通性及び信頼
性が高い。
以下図面を参照して本発明の実施態様を説明す
る。第1図は、フエイルセイフ式多重プロセツ
サ・システムの1例として、参照番号10a及び
10bを付された2台のプロセツサCPU A及び
CPU Bから成る2重システムを示す。以下の説
明では、それぞれのプロセツサに関連する同一の
構成要素は添字a及びbによつて区別されるもの
とし、またすべての図面において同一の構成要素
は同じ参照番号を有するものとする。各プロセツ
サのデイスク記憶装置100〜102は、チヤネ
ル(CH)13及び14、バス15、制御ユニツ
ト(CU)16並びに他のバス19を介して接続
される。それぞれのプロセツサのチヤネル13及
び14は、各チヤネルへバス15を選択的に接続
することができるように、チヤネル・スイツチ
(図示せず)によつて相互接続される。同様に、
制御ユニツト16からのバス19は、デイスク記
憶装置100〜102の少くとも1つのストリン
グを制御ユニツト16の各々によつて制御するこ
とができるように、ストリング・スイツチによつ
て(バス18と)相互接続される。
る。第1図は、フエイルセイフ式多重プロセツ
サ・システムの1例として、参照番号10a及び
10bを付された2台のプロセツサCPU A及び
CPU Bから成る2重システムを示す。以下の説
明では、それぞれのプロセツサに関連する同一の
構成要素は添字a及びbによつて区別されるもの
とし、またすべての図面において同一の構成要素
は同じ参照番号を有するものとする。各プロセツ
サのデイスク記憶装置100〜102は、チヤネ
ル(CH)13及び14、バス15、制御ユニツ
ト(CU)16並びに他のバス19を介して接続
される。それぞれのプロセツサのチヤネル13及
び14は、各チヤネルへバス15を選択的に接続
することができるように、チヤネル・スイツチ
(図示せず)によつて相互接続される。同様に、
制御ユニツト16からのバス19は、デイスク記
憶装置100〜102の少くとも1つのストリン
グを制御ユニツト16の各々によつて制御するこ
とができるように、ストリング・スイツチによつ
て(バス18と)相互接続される。
これらのプロセツサの他の周辺ユニツト、たと
えばデイスプレイ・ユニツト103〜105又は
プリンタ106〜108は個々の同軸ケーブル1
7を通してスイツチング・ユニツト11の個々の
端子と連結され、該スイツチング・ユニツトは他
方ではアダプタ回路12a及び12bを通してプ
ロセツサ10a及び10bのチヤネル(CH)へ
それぞれ接続される。スイツチング・ユニツト1
1の個々のスイツチのセツテイングは、特定の時
間に特定の周辺ユニツトと関連づけられるプロセ
ツサを決定する。
えばデイスプレイ・ユニツト103〜105又は
プリンタ106〜108は個々の同軸ケーブル1
7を通してスイツチング・ユニツト11の個々の
端子と連結され、該スイツチング・ユニツトは他
方ではアダプタ回路12a及び12bを通してプ
ロセツサ10a及び10bのチヤネル(CH)へ
それぞれ接続される。スイツチング・ユニツト1
1の個々のスイツチのセツテイングは、特定の時
間に特定の周辺ユニツトと関連づけられるプロセ
ツサを決定する。
第1図に従つて2重システムのチヤネル・スイ
ツチ及びストリング・スイツチに加えてスイツチ
ング・ユニツト11を設けることにより、各周辺
ユニツトをプロセツサの各々と選択的に関連づけ
ることが可能となる。従つて、エラー検出時又は
保守のために切離しが行われるような場合には、
当該計算システムの再構成を容易に実施すること
ができる。
ツチ及びストリング・スイツチに加えてスイツチ
ング・ユニツト11を設けることにより、各周辺
ユニツトをプロセツサの各々と選択的に関連づけ
ることが可能となる。従つて、エラー検出時又は
保守のために切離しが行われるような場合には、
当該計算システムの再構成を容易に実施すること
ができる。
第1図に従つた2重システムの他の実施態様で
は、スイツチング・ユニツト11をチヤネルを使
用せずに直接的にプロセツサCPU A及びCPU
Bへ接続することができる。この場合、ストリン
グ・スイツチ及びスイツチング・ユニツト11は
再構成のためにのみ使用されることになる。
は、スイツチング・ユニツト11をチヤネルを使
用せずに直接的にプロセツサCPU A及びCPU
Bへ接続することができる。この場合、ストリン
グ・スイツチ及びスイツチング・ユニツト11は
再構成のためにのみ使用されることになる。
第1図に概略的に示した個別的なデイスク記憶
装置100〜102の代わりに、これらと同じ情
報を受取る2重式デイスク記憶装置を設けてもよ
い。このため、所与のプログラムによつて発行さ
れた書込み命令の各々はオペレーテイング・シス
テムの制御の下で2重化され、そして結合された
2台のデイスク記憶装置について並行して使用さ
れる。かかる編成は可用性を改良することに加え
て、読取り動作のアクセス時間が減少するという
他の利点をも与える。というのは、これらのデイ
スク記憶装置における読取り/書込みヘツドを互
いに独立して位置づけることができるからであ
る。信頼性を一層向上させるために、前述の2重
式デイスク記憶装置を別々のストリングで接続す
ることもできる。
装置100〜102の代わりに、これらと同じ情
報を受取る2重式デイスク記憶装置を設けてもよ
い。このため、所与のプログラムによつて発行さ
れた書込み命令の各々はオペレーテイング・シス
テムの制御の下で2重化され、そして結合された
2台のデイスク記憶装置について並行して使用さ
れる。かかる編成は可用性を改良することに加え
て、読取り動作のアクセス時間が減少するという
他の利点をも与える。というのは、これらのデイ
スク記憶装置における読取り/書込みヘツドを互
いに独立して位置づけることができるからであ
る。信頼性を一層向上させるために、前述の2重
式デイスク記憶装置を別々のストリングで接続す
ることもできる。
第2図は、第1図の2重システムを構成する2
台のプロセツサCPU A及びCPU Bに対する作
業の分散方法を例示する。中断してはならない適
用業務プログラム20a及び21bは、両方のプ
ロセツサで走行する。このため、それぞれのシス
テムに設けられた非活動的な待機プログラム20
b及び21aは、他方のシステムが故障したとき
処理中の作業を中断発生点から再開させることが
できる。この待機プログラム20b又は21aを
起動する前に、良好に規定された(たとえば使用
されたフアイルの)システム・ステータスを復元
するために再始動ルーチンが実行されねばならな
い。処理されるデータはデイスク記憶装置100
a及び100b中のフアイル及びデータ・バンク
にそれぞれ記憶され、そして第1図に関連して説
明したように複数の接続が再構成された後、待機
プログラム20b又は21aによつてこれをアク
セスすることができる。
台のプロセツサCPU A及びCPU Bに対する作
業の分散方法を例示する。中断してはならない適
用業務プログラム20a及び21bは、両方のプ
ロセツサで走行する。このため、それぞれのシス
テムに設けられた非活動的な待機プログラム20
b及び21aは、他方のシステムが故障したとき
処理中の作業を中断発生点から再開させることが
できる。この待機プログラム20b又は21aを
起動する前に、良好に規定された(たとえば使用
されたフアイルの)システム・ステータスを復元
するために再始動ルーチンが実行されねばならな
い。処理されるデータはデイスク記憶装置100
a及び100b中のフアイル及びデータ・バンク
にそれぞれ記憶され、そして第1図に関連して説
明したように複数の接続が再構成された後、待機
プログラム20b又は21aによつてこれをアク
セスすることができる。
主プログラムの状態をそれぞれの待機プログラ
ム20b及び21aへ通知するために、各プロセ
ツサには通信手段(たとえばプログラム)25a
及び25bがそれぞれ設けられ、該通信手段は活
動プログラム(たとえば20a)及びフアイルの
状態を与えられてこれをデイスク記憶装置28中
のフアイルを通して他方のプロセツサへ供給す
る。デイスク記憶装置28は生ぜられた変更ステ
ータスを記憶する。このような通信手段25a及
び25bが設けられていないと、待機プログラム
20b及び21aは処理中の作業を再開する前に
故障プロセツサのステータスを復元しなければな
らない。
ム20b及び21aへ通知するために、各プロセ
ツサには通信手段(たとえばプログラム)25a
及び25bがそれぞれ設けられ、該通信手段は活
動プログラム(たとえば20a)及びフアイルの
状態を与えられてこれをデイスク記憶装置28中
のフアイルを通して他方のプロセツサへ供給す
る。デイスク記憶装置28は生ぜられた変更ステ
ータスを記憶する。このような通信手段25a及
び25bが設けられていないと、待機プログラム
20b及び21aは処理中の作業を再開する前に
故障プロセツサのステータスを復元しなければな
らない。
プロセツサの各々は使用度の高い適用業務プロ
グラム20a,21b及び他方のプロセツサのた
めの待機プログラム21a,20bに加えて、中
断による悪影響の度合いが小さい他の適用業務プ
ログラム22a及び22bを含む。これらの適用
業務プログラムは、中断時にスイツチされないよ
うな周辺ユニツト(たとえば、デイスク記憶装置
101、プリンタ23及びデイスプレイ・ユニツ
ト24)に関連するものでよい。これらの適用業
務プログラム22a及び22bが中断されるの
は、たとえば一方のプロセツサが他方のプロセツ
サの使用度の高い適用業務プログラム20a又は
21bを引継ぐにあたつて追加の容量を必要とす
るような場合である。
グラム20a,21b及び他方のプロセツサのた
めの待機プログラム21a,20bに加えて、中
断による悪影響の度合いが小さい他の適用業務プ
ログラム22a及び22bを含む。これらの適用
業務プログラムは、中断時にスイツチされないよ
うな周辺ユニツト(たとえば、デイスク記憶装置
101、プリンタ23及びデイスプレイ・ユニツ
ト24)に関連するものでよい。これらの適用業
務プログラム22a及び22bが中断されるの
は、たとえば一方のプロセツサが他方のプロセツ
サの使用度の高い適用業務プログラム20a又は
21bを引継ぐにあたつて追加の容量を必要とす
るような場合である。
両プロセツサCPU A及びCPU Bのオペレー
テイング・システムはモニタ手段27a及び27
bを含み、該モニタ手段はそれ自体のプロセツサ
又は他方のプロセツサの状態を継続的にモニタす
る。通常の動作中、これらのモニタ手段の各々
は、他方のモニタ手段によつて周期的インターバ
ルで検知されるような活動符号(時間マーク)
を、デイスク記憶装置29へ供給する。これらの
活動符号が存在しない場合には、個々のケースで
必要となるシステム全体の再構成が、依然として
正常なプロセツサによつて開始される。このた
め、スイツチング・ユニツト11及びチヤネル・
スイツチ又はストリング・スイツチへ命令が与え
られる。
テイング・システムはモニタ手段27a及び27
bを含み、該モニタ手段はそれ自体のプロセツサ
又は他方のプロセツサの状態を継続的にモニタす
る。通常の動作中、これらのモニタ手段の各々
は、他方のモニタ手段によつて周期的インターバ
ルで検知されるような活動符号(時間マーク)
を、デイスク記憶装置29へ供給する。これらの
活動符号が存在しない場合には、個々のケースで
必要となるシステム全体の再構成が、依然として
正常なプロセツサによつて開始される。このた
め、スイツチング・ユニツト11及びチヤネル・
スイツチ又はストリング・スイツチへ命令が与え
られる。
第3図は、デイスプレイ・ユニツト及びプリン
タの如き周辺ユニツトに対するスイツチング・ユ
ニツト11の代表的な設計を示す。接続可能なデ
イスプレイ・ユニツト103〜105に対応する
機械的な双投スイツチ33a〜33cが設けら
れ、該スイツチは手動的に又はスイツチ制御32
によつてセツトされうる。スイツチ制御32はデ
ータ転送デバイス31を通して命令を受取り、該
デバイスは線36a及び36bを介してプロセツ
サCPU A及びCPU Bへそれぞれ接続される。
これと同じ通路に沿つて、スイツチ制御32は各
スイツチのセツテイング情報をCPU A及びCPU
Bへ供給する。
タの如き周辺ユニツトに対するスイツチング・ユ
ニツト11の代表的な設計を示す。接続可能なデ
イスプレイ・ユニツト103〜105に対応する
機械的な双投スイツチ33a〜33cが設けら
れ、該スイツチは手動的に又はスイツチ制御32
によつてセツトされうる。スイツチ制御32はデ
ータ転送デバイス31を通して命令を受取り、該
デバイスは線36a及び36bを介してプロセツ
サCPU A及びCPU Bへそれぞれ接続される。
これと同じ通路に沿つて、スイツチ制御32は各
スイツチのセツテイング情報をCPU A及びCPU
Bへ供給する。
スイツチ33の2出力は同軸ケーブル34又は
35を通して集線装置12a又は12bへ接続さ
れ、該集線装置はこれらの同軸ケーブルの各々を
(たとえば時分割式に)プロセツサCPU A又は
CPU Bと連結する。スイツチング・ユニツト1
1の前面には、機械的スイツチ33の各々を手動
的に作動させるためのボタンと、それぞれのスイ
ツチ・セツテイングを指示するためのインジケー
タ・ランプが設けられる。
35を通して集線装置12a又は12bへ接続さ
れ、該集線装置はこれらの同軸ケーブルの各々を
(たとえば時分割式に)プロセツサCPU A又は
CPU Bと連結する。スイツチング・ユニツト1
1の前面には、機械的スイツチ33の各々を手動
的に作動させるためのボタンと、それぞれのスイ
ツチ・セツテイングを指示するためのインジケー
タ・ランプが設けられる。
スイツチング・ユニツト11を使用することに
より、接続された周辺ユニツト103〜105の
各々をプロセツサCPU A又はCPU Bの1つと
選択的に関連づけることができる。この関連づけ
は、特定の周辺ユニツトを特定の適用業務プログ
ラムと関連づけるために、操作員によつて手動的
に又はプログラム制御の下で自動的に行うことが
できる。エラー検出時には、中断不能な適用業務
プログラムと関連する周辺ユニツトを故障プロセ
ツサから他のプロセツサへスイツチすることがで
きる。このため、正常なプロセツサの周辺ユニツ
トのうち優先順位が低い作業を割当てられた周辺
ユニツトを切離すことにより、オーバロードを防
止することが必要になる場合がある。この切離し
を自動的に行うため、もはや活動的でない周辺ユ
ニツトはそのスイツチを故障プロセツサへ接続す
るようにされる。
より、接続された周辺ユニツト103〜105の
各々をプロセツサCPU A又はCPU Bの1つと
選択的に関連づけることができる。この関連づけ
は、特定の周辺ユニツトを特定の適用業務プログ
ラムと関連づけるために、操作員によつて手動的
に又はプログラム制御の下で自動的に行うことが
できる。エラー検出時には、中断不能な適用業務
プログラムと関連する周辺ユニツトを故障プロセ
ツサから他のプロセツサへスイツチすることがで
きる。このため、正常なプロセツサの周辺ユニツ
トのうち優先順位が低い作業を割当てられた周辺
ユニツトを切離すことにより、オーバロードを防
止することが必要になる場合がある。この切離し
を自動的に行うため、もはや活動的でない周辺ユ
ニツトはそのスイツチを故障プロセツサへ接続す
るようにされる。
スイツチ33は、同軸ケーブル34及び35の
芯線及びシールド線を同時にスイツチすることが
できるように、双投型の自己保持式磁気リレーと
して設計することが望ましい。このようなリレー
はそれぞれのセツテイングを保持するのにエネル
ギーを必要としないからである。
芯線及びシールド線を同時にスイツチすることが
できるように、双投型の自己保持式磁気リレーと
して設計することが望ましい。このようなリレー
はそれぞれのセツテイングを保持するのにエネル
ギーを必要としないからである。
第4図は、スイツチング・ユニツト11におけ
るデータ処理デバイス31及びスイツチ制御32
の詳細を示す。スイツチ33a〜33cは、スイ
ツチ選択及び制御論理41に応答するドライバ4
0によつて作動される。スイツチ選択及び制御論
理41はメモリ46を有するマイクロプロセツサ
45から命令を受取る。マイクロプロセツサ45
中で走行すべきプログラムは動作制御44a及び
44bによつて開始され、該動作制御はプロセツ
サCPU A及びCPU Bから線36a及び36b、
ドライバ42a及び42b、直並列化回路
(SERDES)43a及び43bを介して受取られ
る命令によつて制御される。線36a及び36b
は、他の周辺ユニツトをプロセツサへ接続するた
めに使用されるものと同様の同軸ケーブルであ
る。マイクロプロセツサ45及び動作制御44を
適当にプログラムすることにより、スイツチン
グ・ユニツト11は選択されたスイツチをセツト
するための命令を与えられるときプロセツサによ
つて通常の周辺ユニツトと同様にアドレスされ
る。かくて、ドライバ42a及び42bは、他の
周辺ユニツトと同様の様式で設計される。たとえ
ば、ドライバ42a及び42bの各々は、パルス
成形手段、クロツク発生器、同期パルスとデー
タ・パルスを分離するための手段を含んでもよ
い。
るデータ処理デバイス31及びスイツチ制御32
の詳細を示す。スイツチ33a〜33cは、スイ
ツチ選択及び制御論理41に応答するドライバ4
0によつて作動される。スイツチ選択及び制御論
理41はメモリ46を有するマイクロプロセツサ
45から命令を受取る。マイクロプロセツサ45
中で走行すべきプログラムは動作制御44a及び
44bによつて開始され、該動作制御はプロセツ
サCPU A及びCPU Bから線36a及び36b、
ドライバ42a及び42b、直並列化回路
(SERDES)43a及び43bを介して受取られ
る命令によつて制御される。線36a及び36b
は、他の周辺ユニツトをプロセツサへ接続するた
めに使用されるものと同様の同軸ケーブルであ
る。マイクロプロセツサ45及び動作制御44を
適当にプログラムすることにより、スイツチン
グ・ユニツト11は選択されたスイツチをセツト
するための命令を与えられるときプロセツサによ
つて通常の周辺ユニツトと同様にアドレスされ
る。かくて、ドライバ42a及び42bは、他の
周辺ユニツトと同様の様式で設計される。たとえ
ば、ドライバ42a及び42bの各々は、パルス
成形手段、クロツク発生器、同期パルスとデー
タ・パルスを分離するための手段を含んでもよ
い。
プロセツサCPU A又はCPU Bとスイツチン
グ・ユニツト11との間のデータ転送は、直接の
接続によるか又は中間の制御ユニツトによつて行
なうことができる。たとえば、所与のプロセツサ
がスイツチング・ユニツト11のアドレスを供給
する場合、制御ユニツト又はスイツチング・ユニ
ツトはこのアドレスを認識し、これにより転送線
上で利用可能な信号を受取つて処理するように動
作する。前述のように、スイツチング・ユニツト
11中でマイクロプロセツサ45を使用すると、
該スイツチング・ユニツトをすべての可能な転送
プロセス及びインタフエース条件へ適応させるこ
とが可能となる。たとえば、スイツチング・ユニ
ツト11はいわゆるRS326方式に従つたデータを
受取るようにスイツチされうる。
グ・ユニツト11との間のデータ転送は、直接の
接続によるか又は中間の制御ユニツトによつて行
なうことができる。たとえば、所与のプロセツサ
がスイツチング・ユニツト11のアドレスを供給
する場合、制御ユニツト又はスイツチング・ユニ
ツトはこのアドレスを認識し、これにより転送線
上で利用可能な信号を受取つて処理するように動
作する。前述のように、スイツチング・ユニツト
11中でマイクロプロセツサ45を使用すると、
該スイツチング・ユニツトをすべての可能な転送
プロセス及びインタフエース条件へ適応させるこ
とが可能となる。たとえば、スイツチング・ユニ
ツト11はいわゆるRS326方式に従つたデータを
受取るようにスイツチされうる。
スイツチング・ユニツト11は同軸ケーブル3
6a及び36bに対する2端子を有し、そしてこ
れらの端子は内部データ通路(たとえば線48又
はマイクロプロセツサ)を通して互いに接続され
るので、このスイツチング・ユニツト11を通し
てプロセツサCPU A及びCPU Bの間でデータ
を交換することも可能である。このことは共通に
使用されるデイスク記憶装置(たとえば28又は
29)の通信路の代わりに、又はそれに加えて行
なうことができる。このため、転送ステツプを開
始するプロセツサはたとえばスイツチング・ユニ
ツト11をアドレスし、該スイツチング・ユニツ
トはこれに応じて受取られたデータを(メモリ4
6で)バツフアする。その後、第2の接続プロセ
ツサへ対応する信号が送られると、このプロセツ
サはバツフアされたデータを取出すか又は記憶す
る。
6a及び36bに対する2端子を有し、そしてこ
れらの端子は内部データ通路(たとえば線48又
はマイクロプロセツサ)を通して互いに接続され
るので、このスイツチング・ユニツト11を通し
てプロセツサCPU A及びCPU Bの間でデータ
を交換することも可能である。このことは共通に
使用されるデイスク記憶装置(たとえば28又は
29)の通信路の代わりに、又はそれに加えて行
なうことができる。このため、転送ステツプを開
始するプロセツサはたとえばスイツチング・ユニ
ツト11をアドレスし、該スイツチング・ユニツ
トはこれに応じて受取られたデータを(メモリ4
6で)バツフアする。その後、第2の接続プロセ
ツサへ対応する信号が送られると、このプロセツ
サはバツフアされたデータを取出すか又は記憶す
る。
プロセツサCPU A及びCPU Bの間のこの接
続チヤネルは、前記したフエイルセイフ式データ
処理システムを形成するように既存のプロセツサ
を接続するのに役立つ。
続チヤネルは、前記したフエイルセイフ式データ
処理システムを形成するように既存のプロセツサ
を接続するのに役立つ。
各プロセツサごとに1つの端子(ポート)をス
イツチング・ユニツト11に設けると、次のよう
な利点が得られる。
イツチング・ユニツト11に設けると、次のよう
な利点が得られる。
2台のプロセツサ間に新しい通信路が開設され
る。
る。
メモリ46における2台のプロセツサの読取り
及び書込み動作を並行モードで行なうことができ
る。
及び書込み動作を並行モードで行なうことができ
る。
2台のプロセツサは(データ交換のため又はス
イツチング・ユニツト11へ命令を与えるため)
このスイツチング・ユニツト11を他の周辺ユニ
ツトと同様にアドレスすることができる。
イツチング・ユニツト11へ命令を与えるため)
このスイツチング・ユニツト11を他の周辺ユニ
ツトと同様にアドレスすることができる。
2台以上のプロセツサを備えたデータ処理シス
テムでは、スイツチング・ユニツト11に2つ以
上のポートを設けることが可能である。代替的
に、結合された複数のスイツチング・ユニツトの
端子を互いに連結することもできる。
テムでは、スイツチング・ユニツト11に2つ以
上のポートを設けることが可能である。代替的
に、結合された複数のスイツチング・ユニツトの
端子を互いに連結することもできる。
第5図は第4図におけるスイツチ選択及び制御
論理41の詳細を示す。32スイツチのうち1スイ
ツチのセツテイングを変更するための符号化選択
信号は5本の線から成る選択線50へ加えられ、
32個のスイツチ・デコーダ52のすべてへ供給さ
れる。アドレスされたデコーダ52はゲート回路
53a及び53bへ開放パルスを供給する。ゲー
ト回路53a及び53bの第2入力は、当該スイ
ツチのセツト位置を指示する線51a及び51b
へそれぞれ接続される。所望のスイツチング・パ
ルスの長さは、スイツチング・デコーダ52へ接
続された線51cによつて指示される。次いで、
アドレスされたゲート回路53a又は53bは、
スイツチ33a又は33bにおけるリレー・コイ
ル55a又は55bのドライバ54a又は54b
へ制御パルスを供給する。スイツチ・セツテイン
グは線59を通して検知され、ラツチ回路56に
記憶される。この場合、ラツチ回路56はインジ
ケータ・ランプ58a及び58bに対するドライ
バ57a及び57bのうち1つを作動させる。ま
たスイツチ・セツテイングは、(たとえば該スイ
ツチの手動操作の後)2台のプロセツサへ接続さ
れる線59aを通して第4図のマイクロプロセツ
サ45によつても検知される。
論理41の詳細を示す。32スイツチのうち1スイ
ツチのセツテイングを変更するための符号化選択
信号は5本の線から成る選択線50へ加えられ、
32個のスイツチ・デコーダ52のすべてへ供給さ
れる。アドレスされたデコーダ52はゲート回路
53a及び53bへ開放パルスを供給する。ゲー
ト回路53a及び53bの第2入力は、当該スイ
ツチのセツト位置を指示する線51a及び51b
へそれぞれ接続される。所望のスイツチング・パ
ルスの長さは、スイツチング・デコーダ52へ接
続された線51cによつて指示される。次いで、
アドレスされたゲート回路53a又は53bは、
スイツチ33a又は33bにおけるリレー・コイ
ル55a又は55bのドライバ54a又は54b
へ制御パルスを供給する。スイツチ・セツテイン
グは線59を通して検知され、ラツチ回路56に
記憶される。この場合、ラツチ回路56はインジ
ケータ・ランプ58a及び58bに対するドライ
バ57a及び57bのうち1つを作動させる。ま
たスイツチ・セツテイングは、(たとえば該スイ
ツチの手動操作の後)2台のプロセツサへ接続さ
れる線59aを通して第4図のマイクロプロセツ
サ45によつても検知される。
一方のプロセツサの要求に応じてスイツチン
グ・ユニツト11がスイツチ・セツテイングを変
更する限り、他方のプロセツサはこのスイツチン
グ・ユニツト11をアクセスすることができない
ので、不定の状態が存在することはありえない。
変更されたスイツチ・セツテイングは、当該変更
を要求しなかつたプロセツサにも通知される。
グ・ユニツト11がスイツチ・セツテイングを変
更する限り、他方のプロセツサはこのスイツチン
グ・ユニツト11をアクセスすることができない
ので、不定の状態が存在することはありえない。
変更されたスイツチ・セツテイングは、当該変更
を要求しなかつたプロセツサにも通知される。
もし接続すべき周辺ユニツトの数がスイツチン
グ・ユニツト11中に存在するスイツチの数を超
えるならば、複数のスイツチング・ユニツト11
を第6A図に示すように並列に接続することがで
きる。このようにすると、スイツチング・ユニツ
ト11中のデータ転送デバイス31は線60を通
して直列接続され、かくて2台のプロセツサによ
つてアドレスすることができる。
グ・ユニツト11中に存在するスイツチの数を超
えるならば、複数のスイツチング・ユニツト11
を第6A図に示すように並列に接続することがで
きる。このようにすると、スイツチング・ユニツ
ト11中のデータ転送デバイス31は線60を通
して直列接続され、かくて2台のプロセツサによ
つてアドレスすることができる。
2台以上のプロセツサを備えたシステムでは、
周辺ユニツトをCPU AないしCPU Dのうち1
台へ選択的に接続することができるように、複数
のスイツチング・ユニツト11を直列に接続する
ことができる(第6B図参照)。このようにして
接続されたすべてのスイツチング・ユニツト11
のデータ転送デバイス31は、バス61を通して
ループ形成で接続される。さらに、1つのスイツ
チング・ユニツト(たとえば11a)は線62を
通してプロセツサの各々へ星形状に接続され、か
くて他のスイツチング・ユニツトとの間のデータ
交換を行なわしめる。
周辺ユニツトをCPU AないしCPU Dのうち1
台へ選択的に接続することができるように、複数
のスイツチング・ユニツト11を直列に接続する
ことができる(第6B図参照)。このようにして
接続されたすべてのスイツチング・ユニツト11
のデータ転送デバイス31は、バス61を通して
ループ形成で接続される。さらに、1つのスイツ
チング・ユニツト(たとえば11a)は線62を
通してプロセツサの各々へ星形状に接続され、か
くて他のスイツチング・ユニツトとの間のデータ
交換を行なわしめる。
スイツチング・ユニツト11をブロツク62で
直列に接続するかわりに、すべてのプロセツサへ
接続されたデータ転送デバイス31からスイツチ
ング信号を受取るように多重ポールのプラグを使
用することも可能である。
直列に接続するかわりに、すべてのプロセツサへ
接続されたデータ転送デバイス31からスイツチ
ング信号を受取るように多重ポールのプラグを使
用することも可能である。
スイツチング・ユニツト11は2台のプロセツ
サCPU A及びCPU Bを結合するための主要な
エレメントであから、それ自身は高度にフエイル
セイフでなければならない。この要件は、電源故
障時にもセツテイングを保持するような型式のス
イツチを使用することによつて満足される。スイ
ツチング・ユニツト11中の転送手段を電源故障
から保護するには、緊急用の電池を使用すればよ
い。
サCPU A及びCPU Bを結合するための主要な
エレメントであから、それ自身は高度にフエイル
セイフでなければならない。この要件は、電源故
障時にもセツテイングを保持するような型式のス
イツチを使用することによつて満足される。スイ
ツチング・ユニツト11中の転送手段を電源故障
から保護するには、緊急用の電池を使用すればよ
い。
第1図はスイツチ可能な周辺ユニツトを備えた
2重化プロセツサ・システムの概略図、第2図は
第1図のプロセツサで遂行されるプロセスの概略
図、第3図は周辺ユニツトに関連するスイツチン
グ・ユニツトの概略図、第4図は第3図のスイツ
チング・ユニツトの詳細ブロツク図、第5図は第
3図及び第4図のスイツチング・ユニツトの機械
的スイツチに関連するスイツチ選択及び制御論理
を示すブロツク図、第6A図及び第6B図は第4
図の複数のスイツチング・ユニツトを並列及び直
列に接続した例をそれぞれ示す図である。
2重化プロセツサ・システムの概略図、第2図は
第1図のプロセツサで遂行されるプロセスの概略
図、第3図は周辺ユニツトに関連するスイツチン
グ・ユニツトの概略図、第4図は第3図のスイツ
チング・ユニツトの詳細ブロツク図、第5図は第
3図及び第4図のスイツチング・ユニツトの機械
的スイツチに関連するスイツチ選択及び制御論理
を示すブロツク図、第6A図及び第6B図は第4
図の複数のスイツチング・ユニツトを並列及び直
列に接続した例をそれぞれ示す図である。
Claims (1)
- 【特許請求の範囲】 1 複数のプロセツサと、 複数の周辺ユニツトと、 前記複数のプロセツサにそれぞれ対応する複数
のポート、該ポートを相互接続してプロセツサ間
通信を可能ならしめる内部データ通路、前記複数
の周辺ユニツトにそれぞれ対応し周辺ユニツトを
特定のプロセツサに接続する複数のスイツチ、及
び各プロセツサから対応するポートに受取られた
命令に応答して選択されたスイツチのセツテイン
グを行なうと共にそのセツテイング情報を他のプ
ロセツサに知らせる制御手段、を含むスイツチン
グ・ユニツトと、 を具備してなるフエイルセイフ式データ処理シス
テム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP82111312A EP0109981B1 (de) | 1982-12-07 | 1982-12-07 | Ausfallgesicherte Datenverarbeitungsanlage |
EP82111312.3 | 1982-12-07 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59106056A JPS59106056A (ja) | 1984-06-19 |
JPS6334494B2 true JPS6334494B2 (ja) | 1988-07-11 |
Family
ID=8189381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58154225A Granted JPS59106056A (ja) | 1982-12-07 | 1983-08-25 | フエイルセイフ式デ−タ処理システム |
Country Status (4)
Country | Link |
---|---|
US (1) | US4631661A (ja) |
EP (1) | EP0109981B1 (ja) |
JP (1) | JPS59106056A (ja) |
DE (1) | DE3276598D1 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6146548A (ja) * | 1984-08-10 | 1986-03-06 | Nec Corp | 系変更制御方式 |
JPS61239360A (ja) * | 1985-04-16 | 1986-10-24 | Minolta Camera Co Ltd | 文書処理装置 |
US5251299A (en) * | 1985-12-28 | 1993-10-05 | Fujitsu Limited | System for switching between processors in a multiprocessor system |
US5483659A (en) * | 1987-09-14 | 1996-01-09 | Yamamura; Kimio | Apparatus for controlling a signal processing system to operate in high and low speed modes |
US5121486A (en) * | 1987-11-20 | 1992-06-09 | Hitachi, Ltd | Network control system for dynamically switching a logical connection between an identified terminal device and an indicated processing unit |
DE68916413T2 (de) * | 1989-03-14 | 1995-01-26 | Ibm | Vermittlungssystem für den gleichzeitigen Datentransfer zwischen Datenprozessoren. |
CA2025197C (en) * | 1989-10-19 | 1998-04-21 | Michael H. Kelley | Method and system for dynamically controlling the operation of a program |
US5155845A (en) * | 1990-06-15 | 1992-10-13 | Storage Technology Corporation | Data storage system for providing redundant copies of data on different disk drives |
EP0472861B1 (en) * | 1990-08-31 | 1995-09-20 | International Business Machines Corporation | Method and apparatus for cross-partition control in a partitioned process environment |
DE4032033A1 (de) * | 1990-10-09 | 1992-04-16 | Siemens Ag | Steuerungs- und ueberwachungsverfahren und elektrisches automatisierungssystem fuer eine technische anlage, insbesondere eine schachtanlage |
US5394554A (en) * | 1992-03-30 | 1995-02-28 | International Business Machines Corporation | Interdicting I/O and messaging operations from sending central processing complex to other central processing complexes and to I/O device in multi-system complex |
US5696895A (en) * | 1995-05-19 | 1997-12-09 | Compaq Computer Corporation | Fault tolerant multiple network servers |
US6577912B1 (en) * | 1999-01-13 | 2003-06-10 | Matsushita Electric Industrial Co., Ltd | Computer device for production equipment |
US6950893B2 (en) * | 2001-03-22 | 2005-09-27 | I-Bus Corporation | Hybrid switching architecture |
US7062502B1 (en) * | 2001-12-28 | 2006-06-13 | Kesler John N | Automated generation of dynamic data entry user interface for relational database management systems |
TW201142608A (en) * | 2010-05-31 | 2011-12-01 | Hon Hai Prec Ind Co Ltd | Multiple processors based system and method for controlling PCI-E slots |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5174536A (ja) * | 1974-12-24 | 1976-06-28 | Panafacom Ltd | |
JPS5416955A (en) * | 1977-07-08 | 1979-02-07 | Toshiba Corp | Computer system for process control |
JPS54113228A (en) * | 1978-02-24 | 1979-09-04 | Hitachi Ltd | Component switching control system |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3303474A (en) * | 1963-01-17 | 1967-02-07 | Rca Corp | Duplexing system for controlling online and standby conditions of two computers |
DE1549397B2 (de) * | 1967-06-16 | 1972-09-14 | Chemische Werke Hüls AG, 4370 Mari | Verfahren zur automatischen steuerung chemischer anlagen |
US3641505A (en) * | 1969-06-25 | 1972-02-08 | Bell Telephone Labor Inc | Multiprocessor computer adapted for partitioning into a plurality of independently operating systems |
US3864670A (en) * | 1970-09-30 | 1975-02-04 | Yokogawa Electric Works Ltd | Dual computer system with signal exchange system |
US3810119A (en) * | 1971-05-04 | 1974-05-07 | Us Navy | Processor synchronization scheme |
BE789512A (fr) * | 1971-09-30 | 1973-03-29 | Siemens Ag | Procede et installation pour le traitement des erreurs dans un systeme de traitement de donnees compose d'unites separees |
BE795144A (fr) * | 1972-02-08 | 1973-08-08 | Siemens Ag | Procede pour l'exploitation d'un systeme de traitement de donnees, utilisable notamment en telephonie |
US3768074A (en) * | 1972-05-12 | 1973-10-23 | Burroughs Corp | Multiprocessing system having means for permissive coupling of different subsystems |
US3964056A (en) * | 1974-04-08 | 1976-06-15 | International Standard Electric Corporation | System for transferring data between central units and controlled units |
DE2460259A1 (de) * | 1974-12-19 | 1976-07-01 | Siemens Ag | Leitungssystem, insbesondere fuer fernsprechvermittlungsanlagen |
US4228496A (en) * | 1976-09-07 | 1980-10-14 | Tandem Computers Incorporated | Multiprocessor system |
JPS53121441A (en) * | 1977-03-31 | 1978-10-23 | Toshiba Corp | Duplicated information processor |
DE2727983C2 (de) * | 1977-06-22 | 1982-06-09 | Telefonbau Und Normalzeit Gmbh, 6000 Frankfurt | Schaltungsanordnung mit mindestens doppelt vorgesehenen zentralen Steuerungen, insbesondere für Fernsprechvermittlungsanlagen |
US4442502A (en) * | 1981-03-30 | 1984-04-10 | Datapoint Corporation | Digital information switching system |
-
1982
- 1982-12-07 EP EP82111312A patent/EP0109981B1/de not_active Expired
- 1982-12-07 DE DE8282111312T patent/DE3276598D1/de not_active Expired
-
1983
- 1983-08-25 JP JP58154225A patent/JPS59106056A/ja active Granted
-
1986
- 1986-03-19 US US06/850,425 patent/US4631661A/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5174536A (ja) * | 1974-12-24 | 1976-06-28 | Panafacom Ltd | |
JPS5416955A (en) * | 1977-07-08 | 1979-02-07 | Toshiba Corp | Computer system for process control |
JPS54113228A (en) * | 1978-02-24 | 1979-09-04 | Hitachi Ltd | Component switching control system |
Also Published As
Publication number | Publication date |
---|---|
JPS59106056A (ja) | 1984-06-19 |
EP0109981B1 (de) | 1987-06-16 |
EP0109981A1 (de) | 1984-06-13 |
US4631661A (en) | 1986-12-23 |
DE3276598D1 (en) | 1987-07-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6334494B2 (ja) | ||
EP0809185B1 (en) | A shared storage duplicating method | |
KR100936203B1 (ko) | 데이터 처리 장치, 모드 관리 장치 및 모드 관리 방법 | |
JPH11249814A (ja) | スイッチ機構およびこれを有するディスクアレイ装置およびコンピュータシステム | |
JPS63268038A (ja) | 制御装置 | |
JPS6321929B2 (ja) | ||
JPH07182189A (ja) | 計算機システム及びプロセッサチップ及び障害復旧方法 | |
JPH0122653B2 (ja) | ||
JP2774675B2 (ja) | バスコントローラ | |
JP2626127B2 (ja) | 予備系ルート試験方式 | |
JP2966966B2 (ja) | プログラマブルコントローラの二重化装置 | |
JPS60173602A (ja) | 分散型プロセス制御装置 | |
JPS6113627B2 (ja) | ||
JP2946541B2 (ja) | 二重化制御システム | |
JPS638500B2 (ja) | ||
JPH06175868A (ja) | 二重化計算機故障監視方法 | |
JPH0220029B2 (ja) | ||
US5548716A (en) | Recording medium dualizing system | |
JPH07114521A (ja) | マルチマイクロコンピュータシステム | |
JPS593775B2 (ja) | バス要求処理装置 | |
JPS60136452A (ja) | 予備切替制御方式 | |
JPS6350740B2 (ja) | ||
JPH0346855B2 (ja) | ||
JPS62179044A (ja) | 複合計算機システム | |
JPS6155699B2 (ja) |