JPS6334286Y2 - - Google Patents
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- Publication number
- JPS6334286Y2 JPS6334286Y2 JP1982131917U JP13191782U JPS6334286Y2 JP S6334286 Y2 JPS6334286 Y2 JP S6334286Y2 JP 1982131917 U JP1982131917 U JP 1982131917U JP 13191782 U JP13191782 U JP 13191782U JP S6334286 Y2 JPS6334286 Y2 JP S6334286Y2
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- Japan
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- solder
- ceramic substrate
- external lead
- terminal
- semiconductor device
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- Expired
Links
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Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【考案の詳細な説明】
(a) 考案の技術分野
本考案は棒状の外部リードピンを有する多ピン
構成の半導体装置に係り特に半田デイツプ鍍金に
有効な端子形状に関する。
構成の半導体装置に係り特に半田デイツプ鍍金に
有効な端子形状に関する。
(b) 技術の背景
通常高信頼性が要求される半導体装置では外部
雰囲気の影響を受けない耐湿性のハーメチツクシ
ール構造とするのが一般的で主としてサイドプレ
ーズ型、サーデイツプ型、ピングリツドアレイ型
等がある。また半導体素子の高密度高集積化され
るに従い外部の入出力信号に結合する信号線接続
用端子数は増加する。これに伴い多ピン構成のパ
ツケージでしかも実装が容易に行なえるピングリ
ツドアレイ型パツケージが用いられる。
雰囲気の影響を受けない耐湿性のハーメチツクシ
ール構造とするのが一般的で主としてサイドプレ
ーズ型、サーデイツプ型、ピングリツドアレイ型
等がある。また半導体素子の高密度高集積化され
るに従い外部の入出力信号に結合する信号線接続
用端子数は増加する。これに伴い多ピン構成のパ
ツケージでしかも実装が容易に行なえるピングリ
ツドアレイ型パツケージが用いられる。
(c) 従来技術と問題点
第１図は従来のピングリツドアレイ形半導体装
置を示す断面図、第２図のイ，ロ図はピングリツ
ドアレイ形パツケージのセラミツク基板に形成さ
れる外部リード端子を示し、イ図はセラミツク基
板に貫通形成される斜視図、ロ図は基板に埋込し
て形成される斜視図である。
置を示す断面図、第２図のイ，ロ図はピングリツ
ドアレイ形パツケージのセラミツク基板に形成さ
れる外部リード端子を示し、イ図はセラミツク基
板に貫通形成される斜視図、ロ図は基板に埋込し
て形成される斜視図である。
外部リード端子３を配設したセラミツク基板２
に半導体素子１をマウントし、半導体素子１の信
号線パツドをセラミツク基板２に備えたパターン
導体又はメタライズ導体にワイヤ４によりボンデ
イング接続する。しかる後に金属又はセラミツク
キヤツプ５を金−錫、半田等で封止してピングリ
ツドアレイ形半導体装置を構成する。
に半導体素子１をマウントし、半導体素子１の信
号線パツドをセラミツク基板２に備えたパターン
導体又はメタライズ導体にワイヤ４によりボンデ
イング接続する。しかる後に金属又はセラミツク
キヤツプ５を金−錫、半田等で封止してピングリ
ツドアレイ形半導体装置を構成する。
外部リード端子３の取付は第２図のイ図で示す
ようにセラミツク基板２を貫通し、その基板上に
設けたパターン導体６の一端に接続される取付構
造か又はロ図で示すようにセラミツク基板２に埋
込形成し、積層して形成されるセラミツク基板２
のメタライズパターンに接続される取付構造があ
る。このように取付形成される外部リード端子３
は鉄ニツケル合金（Fe−Ni）又はコバルト合金
（Fe−Ni−Co）等の細径丸棒（0.3〜0.5φ）用い
て組立られ最終工程で鉛、錫で構成される半田溶
液中にデイツプし外部リード端子３を半田コーテ
イングする。この場合外部リード端子３の先端に
半田がツララ状にたれ下つたり、余分の半田が付
着してボテ付きの状態となることがある。かゝる
半田鍍金の修正は多くの労力、時間を要し経済的
損失が大きい。
ようにセラミツク基板２を貫通し、その基板上に
設けたパターン導体６の一端に接続される取付構
造か又はロ図で示すようにセラミツク基板２に埋
込形成し、積層して形成されるセラミツク基板２
のメタライズパターンに接続される取付構造があ
る。このように取付形成される外部リード端子３
は鉄ニツケル合金（Fe−Ni）又はコバルト合金
（Fe−Ni−Co）等の細径丸棒（0.3〜0.5φ）用い
て組立られ最終工程で鉛、錫で構成される半田溶
液中にデイツプし外部リード端子３を半田コーテ
イングする。この場合外部リード端子３の先端に
半田がツララ状にたれ下つたり、余分の半田が付
着してボテ付きの状態となることがある。かゝる
半田鍍金の修正は多くの労力、時間を要し経済的
損失が大きい。
(d) 考案の目的
本考案は上記の欠点に鑑み丸棒で形成されるリ
ード端子の代りに角棒で形成される角棒状リード
ピンを有する半導体装置の提供を目的とする。
ード端子の代りに角棒で形成される角棒状リード
ピンを有する半導体装置の提供を目的とする。
(e) 考案の構成
外部リードピンが２次元格子点配列でパツケー
ジのセラミツク基板に固定されて該基板底面から
直立し、かつ角棒状である本考案による半導体装
置により、上記目的が達成される。
ジのセラミツク基板に固定されて該基板底面から
直立し、かつ角棒状である本考案による半導体装
置により、上記目的が達成される。
(f) 考案の実施例
以下本考案の実施例を図面により詳述する。
第３図は本考案の一実施例である角棒状リード
ピンを固定したセラミツク基板を示す斜視図であ
る。
ピンを固定したセラミツク基板を示す斜視図であ
る。
端子を半田デイツプにより半田付けするに際し
て前述したように余分の半田が付着して生ずるボ
テ付き又は半田溶液から離れる際に生ずるツララ
は丸棒で形成される外部リード端子の場合が特に
顕著である。
て前述したように余分の半田が付着して生ずるボ
テ付き又は半田溶液から離れる際に生ずるツララ
は丸棒で形成される外部リード端子の場合が特に
顕著である。
この様な端子表面における半田の濡れを妨げる
要因として半田の表面張力及び粘性及び摩擦があ
り一方濡れを助長する毛管現象との関連により端
子形状によつて半田溶液の流れに差異を生ずる。
丸型端子は角型端子に比し、毛管現象が助長され
表面張力が小さい為、半田の付着性がよく半田槽
から引上げた際余分の半田が凝固してボテ付き又
はツララを生ずる。
要因として半田の表面張力及び粘性及び摩擦があ
り一方濡れを助長する毛管現象との関連により端
子形状によつて半田溶液の流れに差異を生ずる。
丸型端子は角型端子に比し、毛管現象が助長され
表面張力が小さい為、半田の付着性がよく半田槽
から引上げた際余分の半田が凝固してボテ付き又
はツララを生ずる。
本実施例では第３図で示すようにセラミツク基
板１１に埋込又は貫通形成して角棒状リードピン
１２を取付けるものである。角棒状リードピン１
２は鉄・ニツケル合金又はコバルト合金等の細径
（0.3〜0.5mm口）角棒であつてセラミツク基板１
１にロー付により固定される。
板１１に埋込又は貫通形成して角棒状リードピン
１２を取付けるものである。角棒状リードピン１
２は鉄・ニツケル合金又はコバルト合金等の細径
（0.3〜0.5mm口）角棒であつてセラミツク基板１
１にロー付により固定される。
このように外部リード端子１２を従来の丸棒か
ら角型に変更することにより半田の付着性を押え
良質の半田コーテングが可能となる。
ら角型に変更することにより半田の付着性を押え
良質の半田コーテングが可能となる。
(g) 考案の効果
以上詳細に説明したように本考案の外部リード
端子を角棒状とすることにより従来に比して端子
半田付けの信頼性が向上する。
端子を角棒状とすることにより従来に比して端子
半田付けの信頼性が向上する。
第１図は従来のピングリツドアレイ形半導体装
置を示す断面図、第２図のイ，ロ図はピングリツ
ドアレイ形パツケージのセラミツク基板に形成さ
れる外部リード端子を示し、イ図はセラミツク基
板に貫通形成される場合の斜視図、ロ図は埋込形
成される場合の斜視図、第３図は本考案の一実施
例である棒状端子を固定したセラミツク基板を示
す斜視図である。 図中、１１……セラミツク基板、１２……角棒
状リードピン。
置を示す断面図、第２図のイ，ロ図はピングリツ
ドアレイ形パツケージのセラミツク基板に形成さ
れる外部リード端子を示し、イ図はセラミツク基
板に貫通形成される場合の斜視図、ロ図は埋込形
成される場合の斜視図、第３図は本考案の一実施
例である棒状端子を固定したセラミツク基板を示
す斜視図である。 図中、１１……セラミツク基板、１２……角棒
状リードピン。
Claims (1)
- 外部リードピンが２次元格子点配列でパツケー
ジのセラミツク基板に固定されて該基板底面から
直立し、かつ角棒状であることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13191782U JPS5937747U (ja) | 1982-08-31 | 1982-08-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13191782U JPS5937747U (ja) | 1982-08-31 | 1982-08-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5937747U JPS5937747U (ja) | 1984-03-09 |
| JPS6334286Y2 true JPS6334286Y2 (ja) | 1988-09-12 |
Family
ID=30298080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13191782U Granted JPS5937747U (ja) | 1982-08-31 | 1982-08-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5937747U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043272Y2 (ja) * | 1986-06-05 | 1992-02-03 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5769770A (en) * | 1980-10-20 | 1982-04-28 | Toshiba Corp | Preliminary soldering method of outside leads |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5280452U (ja) * | 1975-12-15 | 1977-06-15 |
-
1982
- 1982-08-31 JP JP13191782U patent/JPS5937747U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5769770A (en) * | 1980-10-20 | 1982-04-28 | Toshiba Corp | Preliminary soldering method of outside leads |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5937747U (ja) | 1984-03-09 |
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