JPH0258257A - リード付き半導体パッケージ - Google Patents
リード付き半導体パッケージInfo
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- JPH0258257A JPH0258257A JP20920388A JP20920388A JPH0258257A JP H0258257 A JPH0258257 A JP H0258257A JP 20920388 A JP20920388 A JP 20920388A JP 20920388 A JP20920388 A JP 20920388A JP H0258257 A JPH0258257 A JP H0258257A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野]
本発明は、集積回路、主にLSIチップを搭載し、プリ
ント基板等への実装を容易にするためのリードを備えた
半導体パッケージに閏する。
ント基板等への実装を容易にするためのリードを備えた
半導体パッケージに閏する。
[従来の技術]
LSIを搭載したリード付き半導体パッケージでは、L
SIの電極数に応じた多数のリードが必要となり、従来
では、例えば、多層セラミック基板を採用した半導体パ
ッケージ(以下ICパッケージと略す)では、基板の表
面に、メタライズにより得られた配線パターンの引出部
が配列して設けられ、その引出部に、欽・ニッケル系合
金、例えば4270イやコバール(Kovar)より形
成されるリード(円柱状、平板状がある)を銀ろう付け
で接続して、外部接続端子を形成していた。
SIの電極数に応じた多数のリードが必要となり、従来
では、例えば、多層セラミック基板を採用した半導体パ
ッケージ(以下ICパッケージと略す)では、基板の表
面に、メタライズにより得られた配線パターンの引出部
が配列して設けられ、その引出部に、欽・ニッケル系合
金、例えば4270イやコバール(Kovar)より形
成されるリード(円柱状、平板状がある)を銀ろう付け
で接続して、外部接続端子を形成していた。
[発明が解決しようとする課題1
こうしたICパッケージでは、リード取付けの信頼性を
高める為に、リードは接続強度を確保するに充分な大き
さが必要であり、且つリード間に充分な絶縁間隔が必要
である。それゆえ、IC素子が微細化し、集積回路が高
密度化するのに伴ない、ICパッケージ内に形成される
集積回路の端子が増加すると、必然的に外部接続端子で
あるリードの数が増加し、リード取付けの信頼性を高め
る為に、ICパッケージは大きくなる。
高める為に、リードは接続強度を確保するに充分な大き
さが必要であり、且つリード間に充分な絶縁間隔が必要
である。それゆえ、IC素子が微細化し、集積回路が高
密度化するのに伴ない、ICパッケージ内に形成される
集積回路の端子が増加すると、必然的に外部接続端子で
あるリードの数が増加し、リード取付けの信頼性を高め
る為に、ICパッケージは大きくなる。
このため、ICパッケージの製作費は、その大きさに比
例して高価になる。
例して高価になる。
また、多層セラミック基板に、多数のリードを直接銀ろ
う付けするため、高価な銀ろう付けが必要になり、且つ
ICチップのマウント部には必要であるがリードには不
要の(Ni+Au)メツキによる表面仕上げがリードに
まで同時に実施されることとなり高価になる。
う付けするため、高価な銀ろう付けが必要になり、且つ
ICチップのマウント部には必要であるがリードには不
要の(Ni+Au)メツキによる表面仕上げがリードに
まで同時に実施されることとなり高価になる。
本発明は、上記事情に鑑みてなされたもので、その目的
は、多層セラミック基板をできるかぎり小さくするとと
もに、高い信頼性を維持しつつ、nつ低価格のリード付
き半導体パッケージの提供にある。
は、多層セラミック基板をできるかぎり小さくするとと
もに、高い信頼性を維持しつつ、nつ低価格のリード付
き半導体パッケージの提供にある。
[課題を解決するための手段]
本発明は、上記目的を達成するために、集積回路を形成
した半導体素子を搭載するとともに、同一面に前記集積
回路の複数の電極とそれぞれ電気的に接続された複数の
端子を有するセラミックパッケージと、該セラミックパ
ッケージの前記複数の端子にそれぞれ対応して、複数の
リードを固着した絶縁性基板とからなり、前記複数の端
子と前記複数のリードとを接続したことを技術的手段と
する。
した半導体素子を搭載するとともに、同一面に前記集積
回路の複数の電極とそれぞれ電気的に接続された複数の
端子を有するセラミックパッケージと、該セラミックパ
ッケージの前記複数の端子にそれぞれ対応して、複数の
リードを固着した絶縁性基板とからなり、前記複数の端
子と前記複数のリードとを接続したことを技術的手段と
する。
[作用および発明の効果]
以」−の構成により、次の作用および効果を奏する。
(A>絶縁性基板にリードを取付ける方法は、従来のリ
ード付きICパッケージにおける銀ろう付けに限定され
ず、安価なカシメ、ガラス付け、半田付は等が利用でき
る。
ード付きICパッケージにおける銀ろう付けに限定され
ず、安価なカシメ、ガラス付け、半田付は等が利用でき
る。
(B)使用するリードの材料は、セラミックとの熱膨張
差を考慮する必要がないため、相系材料、純鉄等の安価
な材料を利用できる。また、リードのメツキをICチッ
プマウント部と別途に行うことができるので、リードに
対してはALJメツキの必要がなくなり、半田メツキ(
デイツプ)、Suメツキト半田デイツプ等の安価な手法
が利用できる。
差を考慮する必要がないため、相系材料、純鉄等の安価
な材料を利用できる。また、リードのメツキをICチッ
プマウント部と別途に行うことができるので、リードに
対してはALJメツキの必要がなくなり、半田メツキ(
デイツプ)、Suメツキト半田デイツプ等の安価な手法
が利用できる。
(C)セラミックパッケージの製作工程では、リード付
は工程およびAuメツキ工程がなくなる為、コストダウ
ンし、さらにリード間の絶縁間隔不足による不良品がで
きないので歩留りも向上する。
は工程およびAuメツキ工程がなくなる為、コストダウ
ンし、さらにリード間の絶縁間隔不足による不良品がで
きないので歩留りも向上する。
(D)セラミックパッケージに対して、リード取付けの
信頼性と、セラミックパッケージの小型化が可能となり
、コストダウンできる。
信頼性と、セラミックパッケージの小型化が可能となり
、コストダウンできる。
(E)絶縁性基板は、特に積層セラミック基板である必
要がなく、安価な絶縁基板を採用できるので、リード取
付けの信頼性を考慮して充分な大きさにしても、コスト
ダウンできる。従って、リードは接続強度を確保するに
充分な大きさにでき、且つリード間は絶縁性を保証する
に充分な間隔を確保できる。
要がなく、安価な絶縁基板を採用できるので、リード取
付けの信頼性を考慮して充分な大きさにしても、コスト
ダウンできる。従って、リードは接続強度を確保するに
充分な大きさにでき、且つリード間は絶縁性を保証する
に充分な間隔を確保できる。
[実施例]
次に本発明を第1図〜第412i1に示す第1実施例に
基づき説明する。
基づき説明する。
第1図は第1実施例の半導体パッケージの一例であるピ
ン・グリッド・アレイ型ICパッケージ(以下PGAパ
ッケージと略す)の断面を示す。
ン・グリッド・アレイ型ICパッケージ(以下PGAパ
ッケージと略す)の断面を示す。
第1実施例のPGAパッケージ100は、ICチップ(
集積回路が形成された半導体素子)10を搭載した多層
セラミック基板20と、リード基板40とを接続して形
成される。
集積回路が形成された半導体素子)10を搭載した多層
セラミック基板20と、リード基板40とを接続して形
成される。
多層セラミック基板20は、シート積層法により製造さ
れる。
れる。
以下に、多層セラミック基板20の一最的な構造および
製造方法について説明する。
製造方法について説明する。
a)アルミナを主原料とするセラミック粉末を、ドクタ
ーブレード法によってグリーンシート(未焼結セラミッ
ク生地)に作成する。
ーブレード法によってグリーンシート(未焼結セラミッ
ク生地)に作成する。
b)各グリーンシートにタングステン(W)やモリブデ
ン(Mo)などの導体ペーストをスクリーン印刷すると
ともに、後述するバイアホール(Via Ho1e)
となる孔を打抜き、熱圧着によって各グリーンシートを
積層した後、加湿雰囲気の水素炉中において高温焼成す
る。
ン(Mo)などの導体ペーストをスクリーン印刷すると
ともに、後述するバイアホール(Via Ho1e)
となる孔を打抜き、熱圧着によって各グリーンシートを
積層した後、加湿雰囲気の水素炉中において高温焼成す
る。
C)グリーンシートの焼結により多層セラミック基板2
0を得るとともに、グリーンシートにスクリーン印刷さ
れた導体ペーストも焼結して配線パターン23を形成す
る。この配線パターン23は、搭載するICチップ(集
積回路が形成された半導体素子)10の電極と電気的に
接続するもので、配線パターン23の多層セラミック基
板20表面への引出部となるバイアホール22の表面側
には、バイアホール22に接続して、配線パターン端部
24がモリブデン(M o )またはタングステン(W
)を主成分とする厚膜または薄膜により形成される。
0を得るとともに、グリーンシートにスクリーン印刷さ
れた導体ペーストも焼結して配線パターン23を形成す
る。この配線パターン23は、搭載するICチップ(集
積回路が形成された半導体素子)10の電極と電気的に
接続するもので、配線パターン23の多層セラミック基
板20表面への引出部となるバイアホール22の表面側
には、バイアホール22に接続して、配線パターン端部
24がモリブデン(M o )またはタングステン(W
)を主成分とする厚膜または薄膜により形成される。
d)セラミック基板20の表面に形成されたメタライズ
層(ICチップのマウント部、ボンディングバット部、
配線パターン端部24など)にニッケルメッキを施す、
ニッケ、ルメッキが施されたメタライズ層の各部に金メ
ツキを施す。
層(ICチップのマウント部、ボンディングバット部、
配線パターン端部24など)にニッケルメッキを施す、
ニッケ、ルメッキが施されたメタライズ層の各部に金メ
ツキを施す。
e)ICチップ10の搭載やワイ六・ボンディング25
を確実に行い、キャップ26をシールする。
を確実に行い、キャップ26をシールする。
つぎにリード基板40の構造および製造方法について説
明する。
明する。
f)アルミナを主原料とするセラミック粉末を、ドクタ
ーブレード法によってグリーンシート(未焼結セラミッ
ク生地)に作成する。
ーブレード法によってグリーンシート(未焼結セラミッ
ク生地)に作成する。
g)該グリーンシートの前記セラミック基板20の配線
パターン端部24に対応する所定位置に、ビン型のリー
ド50を嵌込む多数の孔41を打抜き、加浮雰囲気の水
素炉中において高温焼成する9h)焼成しCできたセラ
ミック製のリード基板40の孔41にビン型のリード(
銅系材料、純鉄製等)50を嵌込む、嵌込まれたリード
50を、本実施例では、第2図の要部拡大断面図に示す
ガラス付け60でリード基板40に固定する。(その他
の変形例として、第3図の要部拡大断面図に示す棒状の
リード50Bをガラス付け60により固定、第4図の要
部拡大断面図に示すリード50Cをカシメ61により固
定、第5図の要部拡大断面図に示す半田付け62による
固定がある。)i)FM込まれたビン型のリード50に
半田メツキ(デイツプ)、Suメツキ十半田デイツプ等
の防錆油[を実施する。
パターン端部24に対応する所定位置に、ビン型のリー
ド50を嵌込む多数の孔41を打抜き、加浮雰囲気の水
素炉中において高温焼成する9h)焼成しCできたセラ
ミック製のリード基板40の孔41にビン型のリード(
銅系材料、純鉄製等)50を嵌込む、嵌込まれたリード
50を、本実施例では、第2図の要部拡大断面図に示す
ガラス付け60でリード基板40に固定する。(その他
の変形例として、第3図の要部拡大断面図に示す棒状の
リード50Bをガラス付け60により固定、第4図の要
部拡大断面図に示すリード50Cをカシメ61により固
定、第5図の要部拡大断面図に示す半田付け62による
固定がある。)i)FM込まれたビン型のリード50に
半田メツキ(デイツプ)、Suメツキ十半田デイツプ等
の防錆油[を実施する。
第1実施例のPGAパッケージ100は、上記に説明し
たごとき製造工程により形成された。多層セラミック基
板20とリード基板40とを、配線パターン端部24と
それに対応するビン型のリード50の端部51を半田ま
たは導電性エポキシ70等より接続してなる。
たごとき製造工程により形成された。多層セラミック基
板20とリード基板40とを、配線パターン端部24と
それに対応するビン型のリード50の端部51を半田ま
たは導電性エポキシ70等より接続してなる。
この工程を従来の一般的製造工程と比較すると、従来の
リード付き多層セラミック基板では、熱圧る°と高温焼
成により配線パターンを有する多層セラミック基板分形
成したあとのIK!遣工程が、リード銀ろう付は荊のメ
タライズ層にニッケルメッキする工程−リードを銀ろう
付けする[稈−リード銀ろう付は後のニッケルメッキす
る工程−ニッケルメッキが施されたメタライズ層(IC
チップのマウント部、ボンディングバット部、リードな
ど)の各部に金メツキする工程と変わる。
リード付き多層セラミック基板では、熱圧る°と高温焼
成により配線パターンを有する多層セラミック基板分形
成したあとのIK!遣工程が、リード銀ろう付は荊のメ
タライズ層にニッケルメッキする工程−リードを銀ろう
付けする[稈−リード銀ろう付は後のニッケルメッキす
る工程−ニッケルメッキが施されたメタライズ層(IC
チップのマウント部、ボンディングバット部、リードな
ど)の各部に金メツキする工程と変わる。
以上の変化のような従来の一般的製造工程と比較して本
実施例の製造工程は、 (1)ニッケルメッキの回数および面積が減少する。
実施例の製造工程は、 (1)ニッケルメッキの回数および面積が減少する。
(2)金メツキの面積が減少する。
また、別体のリード基板40にリード50を取付けるた
め、 (3)リード50の取付けに、高価な銀ろう付けに限定
されず、安価なカシメ61、ガラス付け60、高温半田
付け62等が利用できる。
め、 (3)リード50の取付けに、高価な銀ろう付けに限定
されず、安価なカシメ61、ガラス付け60、高温半田
付け62等が利用できる。
(4)使用する金属リードの材料は、セラミックとの熱
膨張差が考慮不要であるム、銅系材料、純鉄等の安価な
材料を利用できる。
膨張差が考慮不要であるム、銅系材料、純鉄等の安価な
材料を利用できる。
(5)多層セラミック基板20を高密度にし、小さくで
きる。
きる。
以上のr稈により、信頼性の高い多層セラミック基1i
20を採用し、信頼性が高く且つ従来の物に比べて低価
格に製造できる。
20を採用し、信頼性が高く且つ従来の物に比べて低価
格に製造できる。
つぎに第6図に断面図で示す第2実施例について説明す
る。
る。
第2実施例のICパッケージ200は、ICチップ10
を搭載してなる多層セラミック基板20と、リード基板
4OAとを接続して形成される。
を搭載してなる多層セラミック基板20と、リード基板
4OAとを接続して形成される。
多層セラミック基板20の構造および!!道方法は、第
1実施例と同様であり同等物は同一符号で表す。
1実施例と同様であり同等物は同一符号で表す。
つぎにリード基板40Aの構造および製造方法について
説明する。
説明する。
j)アルミナを主原料とするセラミック粉末を、ドクタ
ーブレード法によってグリーンシート(未焼結セラミッ
ク生地)に作成する。
ーブレード法によってグリーンシート(未焼結セラミッ
ク生地)に作成する。
k)グリーンシートを加湿雰囲気の水素炉中において高
温焼成する。
温焼成する。
l)焼成してできたセラミック製のリード基板40Aの
上面に、多数の屈曲した平板状のリード(銅系材料、1
4鉄製等)50Aをガラス付けまたは樹脂接着剤で固着
させ、リード50Aの端部51Aを配線パターン端部2
4に対応さぜる。
上面に、多数の屈曲した平板状のリード(銅系材料、1
4鉄製等)50Aをガラス付けまたは樹脂接着剤で固着
させ、リード50Aの端部51Aを配線パターン端部2
4に対応さぜる。
以上の工程により、リード基板40Aが形成される。
第2実施例のICパッケージ200は、第1実施例と同
様の!!造工程により形成された多層セラミック基板2
0と、リード基板40Aとを、配線パターン端部24と
それに対応する屈曲した平板状のり−ド50Aの端部5
1Aを半田または導電性エポキシ70等より接続してな
る。
様の!!造工程により形成された多層セラミック基板2
0と、リード基板40Aとを、配線パターン端部24と
それに対応する屈曲した平板状のり−ド50Aの端部5
1Aを半田または導電性エポキシ70等より接続してな
る。
第2実施例の効果は、第1実施例の効果と同様である。
つぎにリード基板の変形例を記す。
上記の第1および第2実施例のリード基板40゜40A
は、グリーンシートを焼成したセラミック基板を用いた
が、粉末プレス成型した後に焼成したセラミック基板を
用いても良いのは当然である。
は、グリーンシートを焼成したセラミック基板を用いた
が、粉末プレス成型した後に焼成したセラミック基板を
用いても良いのは当然である。
また、リード基板として樹脂製の基板を用いても良い、
樹脂基板を用いればセラミック基板より安価になるが、
セラミック製の半導体基板との熱膨張差において相性が
劣るので大型品には不向きである。
樹脂基板を用いればセラミック基板より安価になるが、
セラミック製の半導体基板との熱膨張差において相性が
劣るので大型品には不向きである。
第1図は本発明に係るv・S体パッケージの第1実施例
であるPGAパッケージの断面図、第2図はそのリード
g、板の要部拡大断面図、第3図はそのリード基板のリ
ードの変形例の要部拡大断面図、第4図はそのリード基
板のリードの固定方法の変形例の要部拡大断面図、第5
図はそのリード基板のリードの固定方法の変形例の要部
拡大断面図、第6図は第2実施例であるICパッケージ
の断面図である。 図中、10・・・ICチップ(半導体素子)、2゜・・
多層セラミック基板(セラミックバラゲージ〉、24・
・配線ハターン端部(端子)、4o、40A・・・リー
ド基板〈絶縁性基板)、50.50A、50B、50C
・・・リード。 \ \ 第1図
であるPGAパッケージの断面図、第2図はそのリード
g、板の要部拡大断面図、第3図はそのリード基板のリ
ードの変形例の要部拡大断面図、第4図はそのリード基
板のリードの固定方法の変形例の要部拡大断面図、第5
図はそのリード基板のリードの固定方法の変形例の要部
拡大断面図、第6図は第2実施例であるICパッケージ
の断面図である。 図中、10・・・ICチップ(半導体素子)、2゜・・
多層セラミック基板(セラミックバラゲージ〉、24・
・配線ハターン端部(端子)、4o、40A・・・リー
ド基板〈絶縁性基板)、50.50A、50B、50C
・・・リード。 \ \ 第1図
Claims (1)
- 【特許請求の範囲】 1)集積回路を形成した半導体素子を搭載するとともに
、同一面に前記集積回路の複数の電極とそれぞれ電気的
に接続された複数の端子を有するセラミックパッケージ
と、 該セラミックパッケージの前記複数の端子にそれぞれ対
応して、複数のリードを固着した絶縁性基板とからなり
、 前記複数の端子と前記複数のリードとを接続したことを
特徴とするリード付き半導体パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20920388A JPH0258257A (ja) | 1988-08-23 | 1988-08-23 | リード付き半導体パッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20920388A JPH0258257A (ja) | 1988-08-23 | 1988-08-23 | リード付き半導体パッケージ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0258257A true JPH0258257A (ja) | 1990-02-27 |
Family
ID=16569060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20920388A Pending JPH0258257A (ja) | 1988-08-23 | 1988-08-23 | リード付き半導体パッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0258257A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0536802A2 (en) * | 1991-10-11 | 1993-04-14 | Nec Corporation | Multilayer circuit board with repaired I/O pin and process for repairing I/O pin on multilayer circuit board |
DE19523169C1 (de) * | 1995-06-26 | 1996-09-26 | Dainippon Ink & Chemicals | Verfahren zur Herstellung von Acryloylcarbamaten oder -harnstoffen |
US5712768A (en) * | 1992-12-30 | 1998-01-27 | Interconnect Systems, Inc. | Space-saving assemblies for connecting integrated circuits to circuit boards |
US5977623A (en) * | 1996-10-04 | 1999-11-02 | Lg Semicon Co., Ltd. | Semiconductor package and socket thereof and methods of fabricating same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56120147A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Integrated circuit package |
JPS5835955A (ja) * | 1981-08-28 | 1983-03-02 | Nec Corp | 多層配線基板構造 |
JPH022151A (ja) * | 1988-06-15 | 1990-01-08 | Hitachi Ltd | パッケージ構造体 |
-
1988
- 1988-08-23 JP JP20920388A patent/JPH0258257A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56120147A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Integrated circuit package |
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