JPS63305562A - 半導体装置 - Google Patents
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- JPS63305562A JPS63305562A JP62141263A JP14126387A JPS63305562A JP S63305562 A JPS63305562 A JP S63305562A JP 62141263 A JP62141263 A JP 62141263A JP 14126387 A JP14126387 A JP 14126387A JP S63305562 A JPS63305562 A JP S63305562A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置特にＭＩＳトランジスタの集積回
路（旧５−ＩＣ）に関する。
路（旧５−ＩＣ）に関する。
本発明は、ＭＩＳＩ−ランジスタの集積回路において、
素子分離領域と平面的に連続するソース領域及びドレイ
ン領域を有する第１のＭＩＳＩ−ランジスタと、ソース
領域及びドレイン領域の少くとも高濃度領域が素子分離
領域と平面的に離間して形成した第２のＭＩＳトランジ
スタを有せしめることにより、接合耐圧の異なるＭＩＳ
トランジスタを同一の製造プロセスで作成可能とし、信
頼性の高い旧５−ＩＣを提供できるようにしたものであ
る。
素子分離領域と平面的に連続するソース領域及びドレイ
ン領域を有する第１のＭＩＳＩ−ランジスタと、ソース
領域及びドレイン領域の少くとも高濃度領域が素子分離
領域と平面的に離間して形成した第２のＭＩＳトランジ
スタを有せしめることにより、接合耐圧の異なるＭＩＳ
トランジスタを同一の製造プロセスで作成可能とし、信
頼性の高い旧５−ＩＣを提供できるようにしたものであ
る。
通常、ＭＩＳＩ−ランジスタの集積回路は第９図に示す
ように構成される。即ち、第１導電形例えばｐ形の半導
体基板（ｌｌの一生面上にゲー日色１膜（２）を介して
ゲート電極（３）を形成し、このゲート電極（３）とフ
ィールド部の絶縁層すなわち選択酸化（ＬＯＧＯ５）法
による厚い酸化ＦｊＩ（４）よりなる素子分離領域（５
）をマスクに自己整合的に第２導電形例えばｎ形不純物
を導入して基板（１）の表面に高濃度のｎ形のソース領
域（６）及びドレイン領域（７）を形成して構成される
。この場合、素子分離領域（６）下には予めｐ＋層によ
るチャンネルストップ領域（８）が形成されており、ソ
ース領域（６）及びドレイン領域（７）はｐ＋層のチャ
ンネルストップ領域（８）に連接している。
ように構成される。即ち、第１導電形例えばｐ形の半導
体基板（ｌｌの一生面上にゲー日色１膜（２）を介して
ゲート電極（３）を形成し、このゲート電極（３）とフ
ィールド部の絶縁層すなわち選択酸化（ＬＯＧＯ５）法
による厚い酸化ＦｊＩ（４）よりなる素子分離領域（５
）をマスクに自己整合的に第２導電形例えばｎ形不純物
を導入して基板（１）の表面に高濃度のｎ形のソース領
域（６）及びドレイン領域（７）を形成して構成される
。この場合、素子分離領域（６）下には予めｐ＋層によ
るチャンネルストップ領域（８）が形成されており、ソ
ース領域（６）及びドレイン領域（７）はｐ＋層のチャ
ンネルストップ領域（８）に連接している。
斯るＭｉｓｔ−ランジスタの高耐圧化には、基板の濃度
を下げる方法、ソース及びドレイン領域の接合深さを大
にする方法、ソース及びドレイン領域を２重拡散法で形
成して電界の集中を緩和する方法、その他種々の方法が
ある。
を下げる方法、ソース及びドレイン領域の接合深さを大
にする方法、ソース及びドレイン領域を２重拡散法で形
成して電界の集中を緩和する方法、その他種々の方法が
ある。
ところで、ＭＩＳトランジスタの耐圧（ドレイン耐圧）
としては、第９図において、ゲート部に接する接合部分
（ａｌの耐圧と、素子分離領域で５）のチャンネルスト
ップ領域（８）に接する接合部分（ｂｌの耐圧が問題と
なる。ソース領域（６）及びドレイン領域（７）の接合
が浅い場合にはトランジスタの耐圧は接合部分（ａｌの
ｒ耐圧で決まり、接合が深い場合にはトランジスタの耐
圧は接合部分子ｂ）の耐圧で決る。
としては、第９図において、ゲート部に接する接合部分
（ａｌの耐圧と、素子分離領域で５）のチャンネルスト
ップ領域（８）に接する接合部分（ｂｌの耐圧が問題と
なる。ソース領域（６）及びドレイン領域（７）の接合
が浅い場合にはトランジスタの耐圧は接合部分（ａｌの
ｒ耐圧で決まり、接合が深い場合にはトランジスタの耐
圧は接合部分子ｂ）の耐圧で決る。
一方、例えばＭＩＳＩ−ランジスタで構成されるダイナ
ミックＲＡ Ｍではメモリセル中の性能のよいＭＩＳＩ
−ランジスタは通常の構造で構成し、比較的に高電圧、
高電流を扱う周辺回路のＭＩＳトランジスタは高耐圧Ｍ
ＩＳＩ−ランジスタが必要とされる。しかし乍ら、従来
の高耐圧ＭＩＳトランジスタは全て通常のＭＩＳトラン
ジスタと同一の製造プロセスで作る事が難かしかった。
ミックＲＡ Ｍではメモリセル中の性能のよいＭＩＳＩ
−ランジスタは通常の構造で構成し、比較的に高電圧、
高電流を扱う周辺回路のＭＩＳトランジスタは高耐圧Ｍ
ＩＳＩ−ランジスタが必要とされる。しかし乍ら、従来
の高耐圧ＭＩＳトランジスタは全て通常のＭＩＳトラン
ジスタと同一の製造プロセスで作る事が難かしかった。
本発明は、上述の点に鑑み、耐圧の異なるＭＩＳトラン
ジスタを同一の製造プロセスで構成できるようにした半
導体装置を提供するものである。
ジスタを同一の製造プロセスで構成できるようにした半
導体装置を提供するものである。
ｃ問題点を解決するための手段〕
本発明は、第１導電形の半導体領域上に形成した素子分
離領域と平面的に連続する第２導電形のソース領域及び
ドレイン領域を有してなる第１のＭＩＳトランジスタと
、ソース領域及びドレイン領域の少くとも高濃度領域が
素子分離領域と平面的に離間して形成してなる第２のＭ
ＩＳＩ−ランジスタを有せしめて構成する。
離領域と平面的に連続する第２導電形のソース領域及び
ドレイン領域を有してなる第１のＭＩＳトランジスタと
、ソース領域及びドレイン領域の少くとも高濃度領域が
素子分離領域と平面的に離間して形成してなる第２のＭ
ＩＳＩ−ランジスタを有せしめて構成する。
素子分離領域下には高濃度の第１導電形層によるチャン
ネルストップ領域が形成される。第１のＭＩＳトランジ
スタのソース領域及びドレイン領域は素子骨１ｉ１ｆｔ
領域と自己整合的に形成され、素子分離領域したがって
その下のチャンネルストップ領域と接している。又、第
２のＭＩＳＩ−ランジスタのソース領域及びドレイン領
域は素子分離領域したがってその下のチャンネルストッ
プ領域と接しないように形成される。或は第２のＭＩＳ
Ｉ−ランジスタのソース領域及びドレイン領域は素子分
離領域したがってその下のチャンネルストップ領域と、
ゲート部と接しないように形成される。或は第２のＭＩ
ＳＩ−ランジスタのソース領域及びドレイン領域は低濃
度領域が素子分離領域と自己整合的に形成され、高濃度
領域が素子分離領域したがってその下のチャンネルスト
ップ領域あるいはこのチャンネルストップ領域とゲート
部に接しない様に形成される。
ネルストップ領域が形成される。第１のＭＩＳトランジ
スタのソース領域及びドレイン領域は素子骨１ｉ１ｆｔ
領域と自己整合的に形成され、素子分離領域したがって
その下のチャンネルストップ領域と接している。又、第
２のＭＩＳＩ−ランジスタのソース領域及びドレイン領
域は素子分離領域したがってその下のチャンネルストッ
プ領域と接しないように形成される。或は第２のＭＩＳ
Ｉ−ランジスタのソース領域及びドレイン領域は素子分
離領域したがってその下のチャンネルストップ領域と、
ゲート部と接しないように形成される。或は第２のＭＩ
ＳＩ−ランジスタのソース領域及びドレイン領域は低濃
度領域が素子分離領域と自己整合的に形成され、高濃度
領域が素子分離領域したがってその下のチャンネルスト
ップ領域あるいはこのチャンネルストップ領域とゲート
部に接しない様に形成される。
第１のＭｒＳトランジスタは通常の耐圧を有する。
之に対し、第２のＭＩＳＩ−ランジスタはソース領域及
びドレイン領域、特に少くともその高濃度領域が素子分
離領域下のチャンネルストップ領域に接しないように構
成されることにより、接合部分（ｂｌの耐圧が上がり、
第１のＭＩＳトランジスタよりも高耐圧化される。又、
第２のＭＩＳトランジスタのソース領域及びドレイン領
域特に少くともその高濃度領域が素子分離領域下のチャ
ンネルストップ領域及びゲート部に接しないよう構成さ
れるときは、接合部分（ａ）及び［ｂ）の耐圧が上がり
、第２のＭＩＳトランジスタは第１のＭＩＳトランジス
タに比べて更に高耐圧化される。そして、これら第１及
び第２のＭＩＳトランジスタは、イオン注入又は拡散に
よるソース及びドレイン領域特にその高濃度領域の形成
の際のマスクパターンを変えることにより、即ち第２の
ＭＩＳトランジスタでは素子分離領域の内側にマスクが
形成されるようなパターンにすることにより、プロセス
条件を変更することなく同一の製造プロセスで同時に形
成される。
びドレイン領域、特に少くともその高濃度領域が素子分
離領域下のチャンネルストップ領域に接しないように構
成されることにより、接合部分（ｂｌの耐圧が上がり、
第１のＭＩＳトランジスタよりも高耐圧化される。又、
第２のＭＩＳトランジスタのソース領域及びドレイン領
域特に少くともその高濃度領域が素子分離領域下のチャ
ンネルストップ領域及びゲート部に接しないよう構成さ
れるときは、接合部分（ａ）及び［ｂ）の耐圧が上がり
、第２のＭＩＳトランジスタは第１のＭＩＳトランジス
タに比べて更に高耐圧化される。そして、これら第１及
び第２のＭＩＳトランジスタは、イオン注入又は拡散に
よるソース及びドレイン領域特にその高濃度領域の形成
の際のマスクパターンを変えることにより、即ち第２の
ＭＩＳトランジスタでは素子分離領域の内側にマスクが
形成されるようなパターンにすることにより、プロセス
条件を変更することなく同一の製造プロセスで同時に形
成される。
従って、この高耐圧の第２のＭｒＳトランジスタを比較
的に高耐圧、高電流を扱うＭＩＳ周辺回路に用い、小信
号部分に通常の構造の第１のＭ［３１ランジスタを用い
ることにより、高信頼性のＭｉｓ−ＩＣが得られる。
的に高耐圧、高電流を扱うＭＩＳ周辺回路に用い、小信
号部分に通常の構造の第１のＭ［３１ランジスタを用い
ることにより、高信頼性のＭｉｓ−ＩＣが得られる。
以下、図面を参照して本発明による半導体装置の実施例
を説明する。
を説明する。
第１図及び第２図は本発明の一実施例である。
本例においては、例えば不純物濃度１０１５〜１０１０
１６ａｔｏ／ ｃｔＡ程度のｐ形シリコン基板（１１）
の−主面のフィールド部に対応する部分に例えば３ Ｘ
１０１６〜３Ｘ １０” ａｔｏｍｓ ／ ｃｎ！程
度のｐ＋屓によるチャンネルストップ領域（１８）を形
成して後、選択酸化（ＬＯＧＯ３）法による厚い酸化層
（■４）よりなる素子分離領域（１５）を形成する。こ
の素子分離領域（１５）に囲まれた１の素子形成領域（
１９）及び他の素子形成領域（２０）に夫々例えばＳｉ
Ｏ２よりなるゲート絶縁膜（１２）を介して例えば多結
晶シリコンよりなるゲート電極（１３）を形成する。そ
して不純物導入用マスクとなる所定パターンのホトレジ
ストＪｉＦｉｆ（２１）を形成し、イオン注入法により
各素子形成領域（１９） 、 （２０）の基板（１１
）表面に例えば不純物濃度１０２０〜１０” ａｔｏｍ
ｓ ／ ｃＪ程度の高濃度のソース領域（１６）及びド
レイン領域（１７）を形成する。このとき、１の素子形
成領１４（１９）ではホトレジスト層（２１）を素子分
離領域（１５）の端部より外側に設け、素子分離領域（
Ｉ５）及びゲート電ｔｉ（１３）と自己整合的にソース
領域（１６）及びドレイン領域（１７）を形成する。又
、他の素子形成領６（２０）ではホトレジストＩ’ｔｉ
ｆ（２１）を素子分離領域（１５）の端部より内側に設
け、このホトレジスト層（２１）及びゲート電極（１３
）をマスクにソース領域（１６）及びドレイン領域（１
７）を形成する。これによって１の素子形成領域（１９
）では素子分離領域下のチャンネルストップ領域（１８
）に連接するソース領域（１６）及びドレイン領域（１
７）を有する第１のＭＩＳトランジスタ叩ち通常のＭＩ
Ｓトランジスタ（２２）が形成され、他の素子形成領域
（２０）ではチャンネルス）７ブ領域（１８）に直接に
接しないソース領域（１６）及びドレイン領域（１７）
を有する第２のＭＩＳトランジスタ即ち高耐圧のＭＩＳ
Ｉ−ランジスタ（２３）が形成されたＭＩＳトランジス
タ集積回路を得る。
１６ａｔｏ／ ｃｔＡ程度のｐ形シリコン基板（１１）
の−主面のフィールド部に対応する部分に例えば３ Ｘ
１０１６〜３Ｘ １０” ａｔｏｍｓ ／ ｃｎ！程
度のｐ＋屓によるチャンネルストップ領域（１８）を形
成して後、選択酸化（ＬＯＧＯ３）法による厚い酸化層
（■４）よりなる素子分離領域（１５）を形成する。こ
の素子分離領域（１５）に囲まれた１の素子形成領域（
１９）及び他の素子形成領域（２０）に夫々例えばＳｉ
Ｏ２よりなるゲート絶縁膜（１２）を介して例えば多結
晶シリコンよりなるゲート電極（１３）を形成する。そ
して不純物導入用マスクとなる所定パターンのホトレジ
ストＪｉＦｉｆ（２１）を形成し、イオン注入法により
各素子形成領域（１９） 、 （２０）の基板（１１
）表面に例えば不純物濃度１０２０〜１０” ａｔｏｍ
ｓ ／ ｃＪ程度の高濃度のソース領域（１６）及びド
レイン領域（１７）を形成する。このとき、１の素子形
成領１４（１９）ではホトレジスト層（２１）を素子分
離領域（１５）の端部より外側に設け、素子分離領域（
Ｉ５）及びゲート電ｔｉ（１３）と自己整合的にソース
領域（１６）及びドレイン領域（１７）を形成する。又
、他の素子形成領６（２０）ではホトレジストＩ’ｔｉ
ｆ（２１）を素子分離領域（１５）の端部より内側に設
け、このホトレジスト層（２１）及びゲート電極（１３
）をマスクにソース領域（１６）及びドレイン領域（１
７）を形成する。これによって１の素子形成領域（１９
）では素子分離領域下のチャンネルストップ領域（１８
）に連接するソース領域（１６）及びドレイン領域（１
７）を有する第１のＭＩＳトランジスタ叩ち通常のＭＩ
Ｓトランジスタ（２２）が形成され、他の素子形成領域
（２０）ではチャンネルス）７ブ領域（１８）に直接に
接しないソース領域（１６）及びドレイン領域（１７）
を有する第２のＭＩＳトランジスタ即ち高耐圧のＭＩＳ
Ｉ−ランジスタ（２３）が形成されたＭＩＳトランジス
タ集積回路を得る。
第１のＭＩＳトランジスタ（２３）におけるソース領域
（１６）及びドレイン領域（１７）と素子分離領域（１
５）間の隔間ｔ１は１μｍ以上あればよく、本例では１
．２μ鋼とした。
（１６）及びドレイン領域（１７）と素子分離領域（１
５）間の隔間ｔ１は１μｍ以上あればよく、本例では１
．２μ鋼とした。
第３図及び第４図は本発明の他の実施例である。
本例においては第１図及び第２図と対応する部分には同
一符号を付して重複説明を省略するも、特に、他の素子
形成領域（２０）においてソース領域（１６）及びドレ
イン領域（１７）を夫々チャンネルストップ領域（１２
）とゲート部即ちゲート電極（１３）の直下に直接に接
しないように形成して第２のＭＩＳトランジスタ即ち高
耐圧ＭＩＳトランジスタ（２４）を構成する。素子分離
領域（１５）とソース領域（１６）及びドレイン領域（
１７）間の間隔ｔ１、ゲー′ト部とソース領域（１６）
及びドレイン領域（１７）間の間隔ｔ２はいずれも１μ
鋼以上とするを可とし、本例では夫々 １．２μ鋼とし
た。
一符号を付して重複説明を省略するも、特に、他の素子
形成領域（２０）においてソース領域（１６）及びドレ
イン領域（１７）を夫々チャンネルストップ領域（１２
）とゲート部即ちゲート電極（１３）の直下に直接に接
しないように形成して第２のＭＩＳトランジスタ即ち高
耐圧ＭＩＳトランジスタ（２４）を構成する。素子分離
領域（１５）とソース領域（１６）及びドレイン領域（
１７）間の間隔ｔ１、ゲー′ト部とソース領域（１６）
及びドレイン領域（１７）間の間隔ｔ２はいずれも１μ
鋼以上とするを可とし、本例では夫々 １．２μ鋼とし
た。
これによって、１の素子形成領域（１９）に第１のＭｉ
ｓトランジスタ即ち通常のＭｉｓトランジスタ（２２）
が形成され、他の素子形成領域（２０）に第２のＭＩＳ
トランジスタ即ち高耐圧のＭＩＳトランジスタ（２４）
が形成されたＭＩＳトランジスタ集積回路を得る。
ｓトランジスタ即ち通常のＭｉｓトランジスタ（２２）
が形成され、他の素子形成領域（２０）に第２のＭＩＳ
トランジスタ即ち高耐圧のＭＩＳトランジスタ（２４）
が形成されたＭＩＳトランジスタ集積回路を得る。
第６図、第７図及び第８図は、夫々上述の構成による第
１のＭＩＳトランジスタ（２２） 、第１図の第２のＭ
ＩＳトランジスタ（２３）、及び第３図の第２のＭｉｓ
トランジスタ（２４） （７） Ｉ ｏ Ｖ。
１のＭＩＳトランジスタ（２２） 、第１図の第２のＭ
ＩＳトランジスタ（２３）、及び第３図の第２のＭｉｓ
トランジスタ（２４） （７） Ｉ ｏ Ｖ。
特性を示す。第１のＭＩＳトランジスタ即ち通常のＭＩ
Ｓトランジスタ（２２）では第６図に示すようにブレー
クダウン電圧はＩｏ、７Ｖ程度であり、素子分離領域の
チャンネルストップ領域（１８）の濃度によって決まっ
ている。これに対して、高濃度のソース領域（１６）及
びドレイン領域（１７）を素子分離領域のチャンネルス
トップ領域（１８）より離した第１図の第２のＭＩＳト
ランジスタ（２３）では第７図に示すようにブレークダ
ウン電圧が１３．２Ｖとなり通常のＭＩＳトランジスタ
（２２）よリ ２．５Ｖ程度向上する。さらに、ソース
領域（１６）及びドレイン領域（１７）を素子分離領域
のチャンネルストップ領域（１８）及びゲート部よりδ
ＩＩした第３図の第２のＭＩＳＩ−ランジスタ（２４）
では第８図に示すようにブレークダウン電圧が１４．０
Ｖとなり、通常のＭＩＳトランジスタ（２２）より３Ｖ
以上向上する。但し、このＭ Ｉ Ｓ Ｉ−ランジスタ
（２４）ではソース及びドレイン抵抗が高くなるため、
１ｏ−ｖｏ特性に劣化する。
Ｓトランジスタ（２２）では第６図に示すようにブレー
クダウン電圧はＩｏ、７Ｖ程度であり、素子分離領域の
チャンネルストップ領域（１８）の濃度によって決まっ
ている。これに対して、高濃度のソース領域（１６）及
びドレイン領域（１７）を素子分離領域のチャンネルス
トップ領域（１８）より離した第１図の第２のＭＩＳト
ランジスタ（２３）では第７図に示すようにブレークダ
ウン電圧が１３．２Ｖとなり通常のＭＩＳトランジスタ
（２２）よリ ２．５Ｖ程度向上する。さらに、ソース
領域（１６）及びドレイン領域（１７）を素子分離領域
のチャンネルストップ領域（１８）及びゲート部よりδ
ＩＩした第３図の第２のＭＩＳＩ−ランジスタ（２４）
では第８図に示すようにブレークダウン電圧が１４．０
Ｖとなり、通常のＭＩＳトランジスタ（２２）より３Ｖ
以上向上する。但し、このＭ Ｉ Ｓ Ｉ−ランジスタ
（２４）ではソース及びドレイン抵抗が高くなるため、
１ｏ−ｖｏ特性に劣化する。
例えばダイナミックＲＡＭちおいて比較的に高電圧、高
電流を扱うＭＩＳ周辺回路に上記構成のＭＩＳトランジ
スタ（２３）又は（２４）を用い、メモリセル中のＭＩ
ＳＩ−ランジスタには通常の構造のＭＩＳトランジスタ
（２２）を用いる事により高信頼性のダイナミックＲＡ
Ｍを構成することができる。
電流を扱うＭＩＳ周辺回路に上記構成のＭＩＳトランジ
スタ（２３）又は（２４）を用い、メモリセル中のＭＩ
ＳＩ−ランジスタには通常の構造のＭＩＳトランジスタ
（２２）を用いる事により高信頼性のダイナミックＲＡ
Ｍを構成することができる。
第５図は本発明の他の実施例である。本例においては、
ｌの素子形成領域（１９）において厚い酸化１舗（１４
）及びゲート電極（Ｉ３）をマスクとしてソース領域（
１６）及びドレイン領域（１７）を構成する例えば不純
物濃度１０１７〜１０１０１８ａｔｏ ／−程度の低濃
度領域（１６ａ）及び（１７ａ）を形成し、次にゲート
電極に側壁部を設けてゲート部と接しないように１０２
０〜１０２ｉａｔｏ翔ｓ／ａｌ程度の高濃度領域（１６
ｂ）及び（１７ｂ ’）を形成して夫々ソース領域（１
６）及びドレイン領域（１７）を形成し、第１のＭ Ｔ
Ｓ トランジスタ即ら通常のＬ Ｄ Ｄ ｆＩ造のＭ
ｉｓトランジスタ（２５）を形成する。又、他の素子形
成領域（２０）において、厚い酸化層（１４）及びゲー
ト電極（１３）をマスクにしてソース領域（１６）及び
ドレイン領域（１７）を構成する低濃度領域（１６ａ）
及び（１７ａ）を形成し、次に素子分離領域のチャンネ
ルストップ領域（１８）及びゲート部に接しないように
高濃度領域（１６ｂ）及び（１７ｂ）を形成してソース
領域（１６）及びドレイン領域（１７）を形成し、第２
のＭＩＳＩ−ランジスタ即ち高耐圧のＭＩＳトランジス
タ（２６）を形成する。
ｌの素子形成領域（１９）において厚い酸化１舗（１４
）及びゲート電極（Ｉ３）をマスクとしてソース領域（
１６）及びドレイン領域（１７）を構成する例えば不純
物濃度１０１７〜１０１０１８ａｔｏ ／−程度の低濃
度領域（１６ａ）及び（１７ａ）を形成し、次にゲート
電極に側壁部を設けてゲート部と接しないように１０２
０〜１０２ｉａｔｏ翔ｓ／ａｌ程度の高濃度領域（１６
ｂ）及び（１７ｂ ’）を形成して夫々ソース領域（１
６）及びドレイン領域（１７）を形成し、第１のＭ Ｔ
Ｓ トランジスタ即ら通常のＬ Ｄ Ｄ ｆＩ造のＭ
ｉｓトランジスタ（２５）を形成する。又、他の素子形
成領域（２０）において、厚い酸化層（１４）及びゲー
ト電極（１３）をマスクにしてソース領域（１６）及び
ドレイン領域（１７）を構成する低濃度領域（１６ａ）
及び（１７ａ）を形成し、次に素子分離領域のチャンネ
ルストップ領域（１８）及びゲート部に接しないように
高濃度領域（１６ｂ）及び（１７ｂ）を形成してソース
領域（１６）及びドレイン領域（１７）を形成し、第２
のＭＩＳＩ−ランジスタ即ち高耐圧のＭＩＳトランジス
タ（２６）を形成する。
第１及び第２のＭＩＳＩ−ランジスタでの夫々の低濃度
のソース領域（１６ａ）、ドレイン領域（１７ａ）は同
じ工程で形成され、また第１及び第２のＭＩＳトランジ
スタの高濃度のソース領域（１６ｂ）、 ドレイン領域
（１７ｂ）もマスクパターンを選定して互に同じ工程で
形成される。
のソース領域（１６ａ）、ドレイン領域（１７ａ）は同
じ工程で形成され、また第１及び第２のＭＩＳトランジ
スタの高濃度のソース領域（１６ｂ）、 ドレイン領域
（１７ｂ）もマスクパターンを選定して互に同じ工程で
形成される。
かかる構成においても、第２のＭＩＳトランジスタ（２
６）ではソース領域（１６）及びドレイン領域（１７）
の高濃度領域（１６ｂ）及び（１７ｂ）がチャンネルス
トップ領域（１８）に接しないので、高耐圧化される。
６）ではソース領域（１６）及びドレイン領域（１７）
の高濃度領域（１６ｂ）及び（１７ｂ）がチャンネルス
トップ領域（１８）に接しないので、高耐圧化される。
そして、この場合には低濃度領域（１６ａ）、（１７ａ
）があるために１．−ＶＤ特性が安定する。
）があるために１．−ＶＤ特性が安定する。
なお、上側ではｎチャンネルのＭＩＳトランジスタにつ
いて述べたが、ｐチャンネルのＭＩＳトランジスタにつ
いても通用できる。
いて述べたが、ｐチャンネルのＭＩＳトランジスタにつ
いても通用できる。
本発明によれば、ＭＩＳＩ−ランジスタにおいてその少
くとも高濃度のソース領域及びドレイン領域を素子分離
領域より離すように形成することにより通常構成のＭＩ
Ｓトランジスタより耐圧を向上することができる。そし
て、この高耐圧ＭＩＳトランジスタはソース及びドレイ
ン領域の形成の際のマスクパターンを変えるだけで通常
のＭＩＳトランジスタと同一の製造プロセスで同時に形
成することができる。従って、比較的に高電圧、高電流
を扱うＭｉｓ周辺回路に上記構成の高耐圧Ｍ■Ｓトラン
ジスタを用い、小信号部分に通常構造のＭＩＳＩ−ラン
ジスタを用いることにより高信頼性の旧５−ＩＣを構成
することができる。従って、例えばダイナミックＲＡＭ
等のＭＩＳ−ＩＣに適用して好適ならしめるものである
。
くとも高濃度のソース領域及びドレイン領域を素子分離
領域より離すように形成することにより通常構成のＭＩ
Ｓトランジスタより耐圧を向上することができる。そし
て、この高耐圧ＭＩＳトランジスタはソース及びドレイ
ン領域の形成の際のマスクパターンを変えるだけで通常
のＭＩＳトランジスタと同一の製造プロセスで同時に形
成することができる。従って、比較的に高電圧、高電流
を扱うＭｉｓ周辺回路に上記構成の高耐圧Ｍ■Ｓトラン
ジスタを用い、小信号部分に通常構造のＭＩＳＩ−ラン
ジスタを用いることにより高信頼性の旧５−ＩＣを構成
することができる。従って、例えばダイナミックＲＡＭ
等のＭＩＳ−ＩＣに適用して好適ならしめるものである
。
第１図及び第２図は本発明の半導体装置の一実施例を示
す断面図及びその平面図、第３図及び第４図は本発明の
半導体装置の他の実施例を示す断面図及びその平面図、
第５図は本発明の半導体装置のさらに他の実施例を示す
断面図、第６図、第７図及び第８図はＴＤ ｖＤ特性
図、第９図は従来のＭｉｓトランジスタ集積回路の断面
図である。 （１１）はシリコン基板、（１２）はゲート絶縁膜、（
１３）はゲート電極、（１５）は素子分離領域、（１６
）はソース領域、 （１７）はドレイン領域、（１８）
はチャンネルストップ領域である。
す断面図及びその平面図、第３図及び第４図は本発明の
半導体装置の他の実施例を示す断面図及びその平面図、
第５図は本発明の半導体装置のさらに他の実施例を示す
断面図、第６図、第７図及び第８図はＴＤ ｖＤ特性
図、第９図は従来のＭｉｓトランジスタ集積回路の断面
図である。 （１１）はシリコン基板、（１２）はゲート絶縁膜、（
１３）はゲート電極、（１５）は素子分離領域、（１６
）はソース領域、 （１７）はドレイン領域、（１８）
はチャンネルストップ領域である。
Claims (1)
- 【特許請求の範囲】 半導体領域上に形成された素子分離領域と平面的に連続
するソース領域及びドレイン領域を有してなる第１のＭ
ＩＳトランジスタと、 ソース領域及びドレイン領域の少くとも高濃度領域が上
記素子分離領域と平面的に離間して形成されてなる第２
のＭＩＳトランジスタを有して成る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141263A JPS63305562A (ja) | 1987-06-05 | 1987-06-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141263A JPS63305562A (ja) | 1987-06-05 | 1987-06-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63305562A true JPS63305562A (ja) | 1988-12-13 |
Family
ID=15287835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62141263A Pending JPS63305562A (ja) | 1987-06-05 | 1987-06-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63305562A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6489367A (en) * | 1987-09-30 | 1989-04-03 | Fujitsu Ltd | High breakdown strength semiconductor device |
| JPH03188461A (ja) * | 1989-09-20 | 1991-08-16 | Fuji Electric Co Ltd | 電子写真用感光体 |
| JPH06216380A (ja) * | 1992-10-07 | 1994-08-05 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JPH09186322A (ja) * | 1995-12-26 | 1997-07-15 | Lg Semicon Co Ltd | 半導体デバイス及びその製造方法 |
| EP1043778A1 (en) * | 1999-04-06 | 2000-10-11 | STMicroelectronics S.r.l. | Method of fabrication of a high voltage MOS transistor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58151052A (ja) * | 1982-03-02 | 1983-09-08 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| JPS616840A (ja) * | 1984-06-21 | 1986-01-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6119174A (ja) * | 1984-07-06 | 1986-01-28 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-06-05 JP JP62141263A patent/JPS63305562A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58151052A (ja) * | 1982-03-02 | 1983-09-08 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| JPS616840A (ja) * | 1984-06-21 | 1986-01-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6119174A (ja) * | 1984-07-06 | 1986-01-28 | Toshiba Corp | 半導体装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6489367A (en) * | 1987-09-30 | 1989-04-03 | Fujitsu Ltd | High breakdown strength semiconductor device |
| JPH03188461A (ja) * | 1989-09-20 | 1991-08-16 | Fuji Electric Co Ltd | 電子写真用感光体 |
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| EP1043778A1 (en) * | 1999-04-06 | 2000-10-11 | STMicroelectronics S.r.l. | Method of fabrication of a high voltage MOS transistor |
| US6350637B1 (en) | 1999-04-06 | 2002-02-26 | Stmicroelectronics S.R.L. | Method of fabrication of a no-field MOS transistor |
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