JPS6329575A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、スタチッ
ク型ランダムアクセスメモリを備えた半導体集積回路装
置（以下、ＳＲＡＭという）に適用して有効な技術に関
するものである。

〔従来の技術〕

ＳＲＡＭのメモリセルは、転送用ＭＩＳＦＥＴと、フリ
ップフロップ回路とで構成されている。

フリップフロップ回路は、例えば、高抵抗負荷素子と駆
動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔとからなる一対のインバー
タの入出力端子を互いに交差結合してなる。このＳＲＡ
Ｍは、情報の保持、読出動作における信頼性を向上し、
高集積化を図るために、α線により生しるソフトエラー
を防止する必要がある。

そこで、本願出願人により先に出願された特開１羽５９
−２１８４７０号、特願昭、５９−２６０７４４号の夫
々に記載された技術が、ソフトエラーを防止するのに有
効である。

前者の第１技術は、情報蓄積用容量素子として使用され
る駆動用Ｍ　Ｉ　Ｓ　ＦＥＴの高不純物濃度のｎ型ドレ
イン領域の下部に、それと接触する高不純物濃度のｐ型
半導体領域を設けている。つまり。

このｐ型半導体領域は、ｐｎ接合容量すなわち情報とな
る電荷蓄積量を増加し、少数キャリアによる情報の反転
を防止できる。Ｐ型の半導体領域は。

駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのゲート電極をマスクに
してＰ型不純物をイオン打込みで導入し、ゲート電極に
対して自己整合的に構成している。

後材の第２技術は、情報蓄積用容量素子として使用され
る駆動用〜ｌｌ５ＦＥＴの下部の深い位置、すなわちド
レイン領域と＃！隔する深い位置に、高不純物濃度のＰ
型半導体領域を設けている。このｐ型半導体領域は、α
線により生じる少数キャリアに対するポテンシャルバリ
ア領域をも１成する。

つまり、Ｐ型半導体領域は、情報蓄積用容量素子への少
数キャリアの侵入を防止し、情報の反転を防止すること
ができる。Ｐ型の半導体領域は、Ｐ型不純物を高いエネ
ルギのイオン打込みで導入し、メモリセルの略全域に構
成される。

〔発明が解決しようとする問題点〕

本発明者は、前述の第１、第２技術の夫々を用い、ソフ
トエラーに対する電気的信頼性について検討を行った結
果、次の問題点が生じることを見出した。

前述の第１技術では、ｐ型半導体領域をポテンシャルバ
リア領域としても使用できるが、ゲート電極下のチャネ
ル形成領域に構成することができない。このため、情報
となる電荷蓄８量を増加することはできるが、少数キャ
リアがチャネル形成領域部分から侵入することを防止で
きない。

また、前述の第２技術では、充分にソフトエラーを防止
するために、ポテンシャルバリア領域として使用するｐ
型半導体領域を高濃度で構成する必要がある。ところが
、Ｐ型半導体領域の不純物濃度を高めると、Ｐ型不純物
がチャネル形成領域に拡散し、転送用、駆動用Ｍ　Ｉ　
Ｓ　ＦＥＴのしきい値電圧に変動を生じさせるので、電
気的信頼性が低下する。一方、この技術は接合容量の増
加により電荷蓄積量を増すものではないので、前記領域
の不純物濃度が低いと、ポテンシャルバリアを越えて侵
入した一部の少数キャリアによって電荷蓄積量が減少す
ることは防止できない。

本発明の目的は、記憶機能を備えた半導体集積回路装置
において、集積度を向上することが可能な技術を提供す
ることにある。

本発明の他の目的は、記憶機能を備えた半導体集積回路
装置において、ソフトエラーを防止すると共に、電気的
信頼性を向上することが可能な技術を提供することにあ
る。

本発明の他の目的は、記憶機能を備えた半導体集積回路
装置において、メモリセルを構成するＭＩＳＦＥＴのし
きい値電圧の変動を低減することが可能な技術を提供す
ることにある。

本発明の他の目的は、記憶機能を備えた半導体集積回路
装置において、メモリセルを構成するＭＩ　Ｓ　ＦＥＴ
のドレイン領域近傍の電界強度を弱めることが可能な技
術を提供することにある。

本発明の他の目的は、記憶機能を備えた半導体集積回路
装置において、メモリセルを構成するＭＩＳＦＥＴの実
効チャネル長を確保することが可能な技術を提供するこ
とにある。

本発明の他の目的は、記憶機能を備えた半導体集積回路
装置において、メモリセル面積を縮小することが可能な
技術を提供することにある。

本発明の他の目的は、記憶機能を備えた半導体集積回路
装置において、製造工程における信頼性を向上すること
が可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

ＳＲＡＭにおいて、メモリセルの情報蓄積用容量素子を
構成するＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのソース及びドレイン
領域を、ゲート電極に比べてチャネル長方向の寸法が小
さな不純物導入用マスクを用い、それに対して自己整合
的に形成した第１半導体領域で構成し、この第１半導体
領域に沿って、第１半導体領域と反対導電型の高不純物
濃度の第２半導体領域を構成し、この第２半導体領域及
び前記ＭＩＳＦＥＴのチャネル形成領域下に、前記第１
半導体領域と反対導電型の高不純物濃度の第３半導体領
域を構成する。

〔作　用〕

上述した手段によれば、前記ゲート電極と第１半導体領
域とのミラー容量を増加し、かつ前記第１半導体領域と
第２半導体領域とのｐｎ接合容量を増加し、情報となる
電荷蓄積量を増加できるので、ソフトエラーを防止する
ことができると共に、駆動用ＭＩＳＦＥＴのチャネル形
成領域の不純物濃度に影響しない位置に前記第３半導体
領域で少数キャリアに対するポテンシャルバリア領域を
構成できるので、ソフトエラーを防止し、かつしきい値
電圧の変動を低減して電気的信頼性を向上することがで
きる。

以下、本発明の構成し；ついて、本発明を、高抵抗負荷
素子と駆動用ＭＩｓＦＥＴとでフリップフロップ回路を
構成するメモリセルを備えたＳＲＡ〜１に適用した一実
施例とともに説明する。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

〔実施例Ｉ〕

本発明の実施例ＩであるＳ　ＲＡ　Ｍのメモリセルアレ
イを第１図（等価回路図）で示し、第１図に示すメモリ
セルの具体的な等価回路を第２図で示す。

第１図に示すように、ＳＲＡＭのメモリセルアレイには
、相補データ線り１．Ｄｒ　、Ｄ２　、Ｄ２　。

・・、Ｄｎ、Ｄｎが、夫々、行方向に延在し、列方向に
複数配置されている。相補データ線りの一端は、情報の
書込動作又は読出動作においてアドレス信号に基づいて
一対の相補データ線を選択するＹデコーダ回路ＹＤＥＣ
に接続されている。

また、メモリセルアレイには、第１ワードＬＡＷ３、Ｗ
２、・、Ｗｍが、夫々、相補データ線りの延在する方向
と交差する列方向に延在し１行方向に複数配置されてい
る。夫々の第１ワード線Ｗの一端は、情報の書込動作又
は読出動作においてアドレス信号だ基づいて一本の第１
ワード線を選択するＸデコーダ回路ＸＤＥＣに接続され
ている。

夫々の第１ワードｇｗには、それと同一の列方向に延在
し、メモリセルアレイの両端部で夫々接続された第２ワ
ード線Ｗａが設けられている。第２ワード線Ｗａは、第
１７−ドｇｗの断面々積を実質的に増加し、第１ワード
ｇｗの低抗値を実質的に低減するように構成されている
。つまり、第１ワードａＷと第２ワード＠　Ｗ　ａとで
構成されるワード線を有するＳＲＡＭは、信号伝達速度
を速くすることができるので、情報の書込動作速度及び
読出動作速度の高速化を図ることができる。

ＳＲＡＭのメモリセルＭは、相補データ線りと第１ワー
ド線Ｗとの交差部（例えば、Ｏｒ、ＤｒとＷｌとの交差
部）に夫々設けられている。メモリセルＭは、第２図に
示すように、一対の入出力端子を有するフリップフロッ
プ回路と、転送用ＭＩＳＦＥＴＱｓ＋　＋　ＱＳ２とで
構成されている。

転送用ＭＩＳＦＥＴ（メモリセルＭの選択用スイッチ）
ＱＳは、一端部がフリップフロップ回路の入出力端子、
他端部がデータ線Ｄ、ゲート電極が第１ワード線Ｗに夫
々接続されている。

フリップフロップ回路は、駆動用ＭＩＳＦＥＴＱｄ、、
Ｑｄ２及び高抵抗負荷素子Ｒｔ　、　Ｒ２からなり、こ
れに情報蓄積用容量素子Ｃが付加されている。

フリップフロップ回路のインバータの駆動用ＭＩＳＦＥ
ＴＱｄのドレイン領域は、同じ（インバータを構成する
高抵抗負荷素子Ｒを介して電源電圧用配線Ｖｃｃに接続
されている。駆動用ＭＩＳＦＥＴＱｄのソース領域は、
基＄電圧用配ａＶｓＳに接続されている。電源電圧用配
線Ｖｃｃには、例えば、回路の動作電圧５．０［Ｖ］が
印加され。

基準電圧用配線Ｖ　ｓ　ｓには、例えば、回路の接地電
位０［ｖ］が印加されている。

情報蓄積用容量素子Ｃは、駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　
ＴＱｄのゲート電極に形成される寄生のゲート８景Ｃｇ
と駆動用ＭＩＳＦＥＴＱｄのドレイン領域と基板（実際
にはウェル領域）とで形成される寄生のｐｎ接合容量Ｃ
ｊとで構成される。メモリセルＭには、前２己情報蓄積
用容量素子Ｃに“′１°′、゛０″情報となる電荷が蓄
積され、情報を記憶すると見なすことができる。

次に、本実施例のＳＲＡＭの具体的な構成について説明
する。

本発明の実施例ＩであるＳ　ＲＡ　Ｍのメモリセルを第
３図（要部平面図）で示し、第３図のＩＶ　−ＩＶ線で
切った断面を第４図で示す。なお、第３図及び後述する
平面図は、本実施例のＳＲＡＭの構成をわかり易くする
ために、各導＠層間に設けられるフィールド絶！膜以外
の絶縁膜は図示しない。

第３図及び第４図において、１は単結晶シリコンからな
るｎ−型の半導体基板である。

ｎチャネルＭＩＳＦＥＴ形成領域となる半導体基板１の
主面部には、ｐ−型のウェル領域２が設けられている。

ウェル領域２は、例えば、１ｏＬＧ［ａｔｏｍｓ／　ｃ
ｍ　３］程度の不純物ａ度で構成さ九ている。なお、図
示していないが、ｐチャネル〜１１８ＦＥＴは、半導体
基板１又は半４体基板１の所定の主面部に設けられたｎ
−型のウェル領域に構成されている。

ＭＩＳＦＥＴ等の半導体素子形成領域間のウェル領域２
の主面には、フィールド絶縁膜３、Ｐ型のチャネルスト
ッパ領域４が設けられている。フィールド絶縁膜３、チ
ャネルストッパ領域４の夫夫は、特に、第５図（所定の
製造工程におけるメモリセルの要部平面図）で詳細に示
すように、半導体素子間を電気的に分離するように構成
されている。一つのメモリセルＭは、第３図及び第５図
において、十字印ｍ１〜ｍ４で囲まれた領域のウェル領
域２の主面に構成される。

メモリセルＭを構成する転送用Ｍ　Ｉ　Ｓ　ＦＥＴＱＳ
、及び駆動用Ｍ　Ｉ　Ｓ　ＦＥＴＱｄ　、形成領域は、
夫々独立的に、互いに離隔し、フィールド絶縁膜３でそ
の周囲を規定されている。転送用ＭＩＳＦＥ　Ｔ　Ｑ　
Ｓ　２及び駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｄ　２
形成領域は、夫々の一方の半導体領域を一体に構成でき
るように、フィールド絶［ａ３でその周囲を規定されて
いる。転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　２　、
駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｄ　２の夫々の形
成領域が一体に構成された部分は、互いに離隔された転
送用Ｍ　Ｉ　ＳＦ　Ｅ　Ｔ　Ｑ　ｓ　＋形成領域と駆動
用ＭＩＳＦＥＴＱｄ、形成領域との間を横切るように構
成されている。

つまり、メモリセルＭのフリップフロップ回路の交差結
合を構成するように、夫々のＭＩＳＦＥＴＱｓ、Ｑｄが
配置され、フィールド絶縁膜３で規定されている。

メモリセルアレイは、メモリセルＭを以下のように配置
して構成される。すなわち、第３図のメモリセルの左側
には、２つの十字印ｍ１とｍ２とを結んだ線分ｍ＋　　
ｍ２線を中心としてこれに線対称のメモリセルが配にさ
れ、一方、第３図のメモリセルの右側には、ｍ３−ｍ４
線を中心として線対称のメモリセルが配置される。メモ
リセルアレイの列方向は、このようなメモリセルのくり
返しの配置によって構成される。また、第３図のメモリ
セルの上側には、十字印ｍ＋（又はｍ４）を中心として
これに点対称のメモリセルが配置され、一方、第３図の
メモリセルの下側には、十字印ｍ２（又はｍ３）を中心
として点対称のメモリセルＭが配置される。メモリセル
アレイの行方向は、このようなメモリセルのくり返しの
配置によって構成される。

転送用ＭＩＳＦＥＴＱｓ、駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　
ＴＱｄの夫々は、第３図、第４図及び第６図（所定の製
造工程におけるメモリセルの要部平面図）で示すように
構成されている。

転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓは、ウェル領域
２、ゲート絶縁膜７、ゲート電極９、ソース、ドレイン
領域である一対のｎ型の半導体領域１０及び一対のｎ゛
型の半導体領域１２で構成されている。

駆動用ＭＩ　Ｓ　ＦＥＴＱｄは、ウェル領域２、ゲート
絶縁膜７、ゲート電極９、ソース、ドレイン領域である
一対のｎ型の半導体領域８Ａ及びｎ“型の半導体領域８
Ｂで構成されている。

前記ゲート電極９は、例えば、多結晶シリコン膜の上部
に高融点金属シリサイド（ＭｏＳｉ２．ＴｉＳ　ｉ　２
　、　Ｔ　ａ　Ｓ　ｉ　２．　Ｗ　Ｓ　ｉ　ｓｒ　）膜
が設けられたポリサイド膜で構成されている。また、ゲ
ート電極９は、単層の多結晶シリコン膜、高融点金属シ
リサイド膜若しくは高融点金属（Ｍ　ｏ　、　Ｔ　ｉ　
、　Ｔ　ａ　、　Ｗ　）膜で構成してもよい、また、ゲ
ート電極９は、多結晶シリコン膜の上部に高融点金ｒＦ
ＩＬ膜を設けた複合膜で構成してもよい。

転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのゲートｆｆｉ
唖９は、フィールド絶縁膜３上を列方向に延在する第１
ワード線（Ｗ）９Ａと一体に構成されている。夫々のＭ
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ及びＱｄのゲート電極９と
第１ワード線９Ａは、製造工程における第１層目の導電
層で構成されている。

また、駆動用Ｍ　Ｉ　Ｓ　ＦＥＴＱｄのゲート電極９の
一端部（又は両端部）は、ゲート絶縁膜７に設けられた
接続孔７Ａを通して半導体領域８Ｂに接続、所謂ダイレ
クトコンタクトされている。

駆動用ＭｒＳＦＥＴＱｄの低不純物濃度の半導体領域８
Ａとその主面部に設けられた高不純物濃度の半導体領域
８Ｂは、所謂ダブルドレイン（２重ドレイン）構造のソ
ース又はドレイン領域を構成する。半導体領域８Ａ及び
８Ｂは、ゲートｆｆ１ｔ１９に比べて、チャネル長（ゲ
ート長）方向の寸法が小さな不純物導入マスク（２２）
を用い、この不純物源入用マスクに対して自己整合的に
構成されている。転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　
ｓのチャネル長は。

集積度を向上するため、製造工程における最小加工寸法
、若しくはそれに近い寸法で構成される。

これに対して、駆動用ＭＩＳＦＥＴＱｄのゲート電極９
のチャネル長方向の寸法は、隣接する他のＭ　Ｉ　’Ｓ
　ＦＥＴのゲート電極９と接触しないように、できる限
り大きく構成される。半導体領域８Ａ及び８Ｂは、第６
図に符号２２（又は８Ａ、８Ｂ、６）を付けて点線及び
三点鎖線で囲まれた領域内に形成される不純物導入用マ
スク（２２）によって形成される。

このように、駆動用ＭＩＳＦＥＴＱ、：ｉのソース、ド
レイン領域を、ゲート電極９に比べてチャネル長方向の
寸法が小さい不純物導入用マスク（２２）を用い、それ
に対して自己整合的に形成した半導体領域８Ａ及び８Ｂ
で構成することにより、半導体領域８Ａ及び８Ｂとゲー
ト電極９との重ね合せ面積が増加し、ミラー容量（ゲー
ト容量Ｃｇ）が増加するので、情報蓄積用容量素子Ｃの
電荷蓄積量を向上することができる。従って、メモリセ
ルＭに書込まれた情報が少数キャリアの侵入によって反
転することを防止し、ソフトエラーを防止することがで
きる。また、上記の駆動用ＭＩＳＦＥＴの形成方法は、
メモリセルＭ面積を縮小し、ＳＲＡＭの集積度を向上す
ることができる。

また、駆動用ＭＩ　Ｓ　ＦＥＴＱｄの少なくともドレイ
ン領域を、半導体領域８Ａ及び８Ｂからなるダブルドレ
イン構造で構成することにより、チャネル形成領域側の
ドレイン領域が半導体領域８Ａで低不純物濃度に構成さ
れるので、ドレイン領域近傍の電界強度を弱めることが
できる。従って、ホットキャリアの発生を低減し、駆動
用ＭＩ　５ＦＥＴＱ、（のしきい値電圧の経時的な劣化
を低減することができる。つまり、ＳＲＡＭの電気的信
頼性を向上することができる。

前記駆動用ＭＩＳＦＥＴＱｄの特にドレイン領域（半導
体領域８Ａ）に沿ったウェル領域２の主面部には、ＰＩ
型の半導体領域６が設けられている。

つまり、半導体領域６は、情報となる電荷蓄積量の向上
に寄与する部分に設けられている。半導体領域６は、半
導体領域８Ａ及び８Ｂと同様に、ゲート電極９に比べて
チャネル長方向の寸法が小さい不純物導入用マスク（２
２）を用い、それに対して自己整合的に構成される。

このように、駆動用ＭＩＳＦＥＴＱｄのドレイン領域に
沿って高不純物濃度の半導体領域６を設けることにより
、半導体領域８Ａ（又は８Ｂ）と半導体領域６とで高不
純物濃度のｐｎ接合を構成できるので、接合容量Ｃｊを
増加し、情報蓄積用容量素子Ｃの電荷蓄積量を向上する
ことができる。

従って、前述のように、ソフトエラーを防止することが
できる。

また、半導体領域６は、駆動用ＭＩＳＦＥＴＱｄのソー
ス領域及びドレイン領域に沿って、チャネル形成領域側
に適度に回り込むように構成することができる。このよ
うに構成される駆動用ＭＩＳＦＥＴＱｄは、半導体領域
８Ａ（又は８Ｂ）からチャネル形成領域（ウェル領域２
）側に形成される空乏領域の伸びを低減し、ソース、ド
レイン領域間のパンチスルーを防止することができる。

従って、駆動用ＭＩＳＦＥＴＱｄのチャネル長を充分に
確保すると共に、短チヤネル効果を防止することができ
るので、メモリセルＭ面積を縮小し、ＳＲＡＭの集積度
を向上することができる。

また、駆動用ＭＩＳＦＥＴＱｄのソース、ドレイン領域
を構成する半導体領域８Ａ及び８Ｂは、情報となる電荷
蓄積量の向上に寄与する転送用ＭＩ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｑ　ｓのソース又はドレイン領域（駆動用ＭＩＳＦＥＴ
Ｑｄと接続される側）の一部を構成するようになってい
る。

転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのソース及びド
レイン領域は、高不純物濃度の半導体領域１２と、それ
とチャネル形成領域（ウェル領域２）との間に設けられ
た低不純物濃度の半導体領域１０とで構成されている。

つまり、所謂、ＬＤＤ（旦ｉｇｈｊｌｙ旦ｏｐｅｄ　Ｄ
ｒａｉｎ）構造の転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　
ｓを構成するようになっている。半導体領域１０は、ゲ
ート電極９を用い、それに対して自己整合的に構成され
る。半導体領域１２は、ゲート電極９の側部に自己整合
的に形成された不純物導入用マスク１１を用い、それに
対して自己整合的に構成される。

このように、転送用ＭＩＳＦＥＴＱＳの特にドレイン領
域を半導体領域１ｏ及び１２からなるＬＤＤ構造で構成
することにより、チャネル形成領域側のドレイン領域が
半導体領域１ｏで低不純物濃度に構成されるので、ドレ
イン領域近傍の電界強度を弱めることができる。従って
、ホットキャリアの発生を低減し、転送用ＭＩＳＦＥＴ
Ｑｓのしきい値電圧の経時的な劣化を低減することがで
きる。つまり、ＳＲＡＭの電気的信頼性を向上すること
ができる。

また、ＬＤＤ４ｉ！！造の転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　
Ｔ　Ｑ　ｓは、ソース、ドレイン領域の夫々のチャネル
形成領域側が半導体領域１０で低不純物濃度に構成され
るので、チャネル形成領域へのｎ型不純物の拡散距離（
不純物の回り込み）を低減し、実効チャネル長を充分に
確保することができる。従って、短チヤネル効果を防止
し、メモリセルＭ面積を縮小することができるので、Ｓ
ＲＡＭの集積度を向上することができる。

このように構成されるメモリセルにおいて、さらに、情
報となる電荷蓄積量の向上に寄与する部分（情報蓄積用
容量Ｃを構成する部分）のウェル領域２の主面部に、埋
込型の２０型の半導体領域５が設けられている。具体的
には、半導体領域５は、少なくとも駆動用ＭＩＳＦＥＴ
Ｑｄのドレイン領域として使用される半導体領域６（又
は８Ａ及び８Ｂ）及びチャネル形成領域下部であって、
半導体領域６に接触するか、若しくは接触しない深い位
置に構成される。つまり、半導体領域５は、駆動用ＭＩ
ＳＦＥＴＱｄのチャネル形成領域において、不純物濃度
に変動を及ぼさない程度の深い位置と不純物濃度とで構
成される。半導体領域５の不純物がチャネル形成領域に
拡散すると、基板効果定数が大きくなり、しきい値電圧
が高くなるので、情報書込動作時の書込電圧が低下し、
安定な情報書込動作を行うことができない。半導体領域
５は、第６図に符号５を付は二点鎖線で囲まれた領域内
に形成される不純物導入用マスクを用いて形成する。半
導体領域５は、しきい値電圧の変動（主として増加）に
よる情報の読出動作速度の低下を生じないように、転送
用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓの特にチャネル形成
領域下には形成しない。

なお、半導体領域５は、しきい値電圧の変動を適度に制
御できるならば、或はしきい値電圧の変動を生じない深
い位置に構成するならば、メモリセルＭの略全域に構成
してもよい、また、半導体領域５は、メモリセルアレイ
以外の周辺回路に構成してもよい。

このように、少なくとも駆動用ＭＩＳＦＥＴＱｄのドレ
イン領域（半導体領域８Ａ及び８Ｂ）若しくは半導体領
域６、及びチャネル形成領域下のウェル領域２主面部で
あって、チャネル形成領域下の深い位置に、高不純物濃
度の半導体領域５を設けたことにより、駆動用ＭＩＳＦ
ＥＴＱｄのしきい値電圧に変動を生じることなく、α線
により生じる少数キャリアに対してポテンシャルバリア
領域（障壁）を構成することができる。従って、しきい
値電圧の変動を低減して情報の書込動作及び読出動作時
の電気的信頼性を向上しつつ、情報蓄積用容量素子Ｃに
少数キャリアが侵入することを防止できるので、情報の
反転を生じないようにし。

ソフトエラーを防止することができる。

また、ソフトエラーの防止は、前述のように、メモリセ
ルＭ面積を縮小することができるので、ＳＲＡＭの集積
度を向上することができる。

第９図にメモリセルＭに蓄積される電荷量とソフトエラ
ーの発生率との関係を示す。

第９図は、横軸に情報蓄積用容量素子Ｃの電荷蓄積量（
ゲート容量Ｃｇ十接合容量Ｃｊ）［ｆ　ｃｌを示す。縦
軸にソフトエラーの発生率［ｂｉｔ、／分］を示す。

データＩは、駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのソース及
びドレイン領域（ｎ゛型半導体領域からなるシングルド
レイン構造）に沿って、高不純物濃度のＰ゛型の半導体
領域６を設けたメモリセルのソフトエラーの発生率を示
す。半導体領域６は、Ｉ　Ｘｌ０１＠［ａｔｏＩＩｌｓ
／ａａ３］程度の不純物濃度で構成されている。

データ■は、前記データ■のメモリセルに、さらに、駆
動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのソース、ドレイン領域及
びチャネル形成領域下に、埋込型の高不純物濃度のｐ゛
型の半導体領域５を設けたメモリセルのソフトエラーの
発生率を示す。半導体領域５は、５　ＸＩＯ”　　［ａ
ｅｏｍｓ／ａｍ３コ程度の不純物濃度で構成されている
。

データ■は、駆動用ＭＩＳＦＥＴＱｄのソース及びドレ
イン領域（半導体領域８Ａ及び８Ｂからなるダブルドレ
イン構造）に沿って半導体領域６を設けると共に、ソー
ス、ドレイン領域及びチャネル形成領域下に半導体領域
５を設けた、本実施例のメモリセルＭのソフトエラーの
発生率を示す。

ソース及びドレイン領域である半導体領域８Ａは、５Ｘ
１０”［ａヒｏｍｓ／ｃｍ’コ程度の不純物濃度、半導
体領域８Ｂは、３Ｘ１０１″　［ａｊｏｍｓ／ａ１３１
程度の不純物濃度で構成されている。半導体領域５は、
データＨに示す半導体領域５に比べてＩ　Ｘｌ０１”Ｃ
ａｔｏｍｓ／　ｃｍ　’　］程度と高い不純物濃度で構
成されている。

第９図のデータＩに示すように、半導体領域６を設けた
メモリセルは、半導体領域６の面積を増加すると、情報
蓄積用容量素子Ｃの接合容量Ｃｊが増加するので、矢印
ａ方向にソフトエラーの発生率が低減する。

また、データＨに示すように、半導体領域６及び半導体
領域（ポテンシャルバリア領域）５を設けたメモリセル
は、データＩよりもさらに矢印す方向にソフトエラーの
発生率を低減することができる。

また、データｍに示すように、半導体領域５及び半導体
領域６を設け、さらに駆動用ＭＩＳＦＥＴＱｄのソース
、ドレイン領域にゲートを極９を８極的に重ね合せたメ
モリセルＭは、データ■よりもさらに矢印Ｃ方向にソフ
トエラーの発生率を低減することができる。このメモリ
セルＭは、半導体領域５の不純物濃度の増加も寄与する
が、ゲート容′ｆｉＣｇ（ミラー容量）の増加がソフト
エラーの発生率の低減に大きく寄与する。ゲート容量Ｃ
Ｃの増加は、さらに矢印ｄ方向にソフトエラーの発生率
を低減することができる。第９図には示していないが、
半導体領域５を設けずｔ；、半導体領域６を設け、駆動
用ＭＩＳＦＥＴＱｄのソース、ドレイン領域にゲート電
極９を積極的に重ね合せたメモリセルＭは、データＩよ
りもさらにソフトエラーの発生率を低減することができ
る。

このように、メモリセルＭの駆動用ＭＩＳＦＥＴＱｄの
少なくともドレイン領域（半導体領域８Ａ及び８Ｂ）を
、ゲート電極９に比べてチャネル長方向の寸法が小さい
不純物導入用マスクで構成し、ドレイン領域にべ）って
半導体領域６を構成し、さらにドレイン領域及びチャネ
ル形成領域下に半導体領域５を構成することにより、ゲ
ート電極９とドレイン領域との重り合う面積を増加して
ミラー容量（ゲート容量Ｃｇ）を増加し、かつドレイン
領域と半導体領域６とのｐｎ接合容量Ｃｊを増加できる
ので、ソフトエラーを防止することができると共に、ｆ
ｊＡ！ｔｌｌｌ用ＭＩＳＦＥＴＱｄのチャネル形成領域
の不純物濃度に影響しない位置に前記半導体領域５で少
数キャリアに対するポテンシャルバリア領域を構成でき
るので、さらにソフトエラーを防止し、かつしきい値電
圧の変動を低減して′に気的信頼性を向上することがで
きる。この場合、駆動用ＭＩ　５ＦＥＴＱｄのソース、
ドレイン領域は、前記不純物導入用マスク（２２）で形
成される高不純物濃度のｎ゛型半導体領域からなるシン
グルドレイン構造で構成してもよい。

また、メモリセルＭの駆動用Ｍ　Ｉ　Ｓ　ＦＥＴＱｄの
ドレイン領域を、ゲート電極９に比べてチャネル長方向
の寸法が小さい不純物導入用マスクで形成した半導体領
域８Ａ及び８Ｂからなるダブルドレイン構造で構成し、
少なくともドレイン領域に沿って半導体領域６を構成す
ることにより、ゲート電極９とドレイン領域との重り合
う面積を増加してミラー容量（ゲート容量Ｃｇ’）を増
加し、かつドレイン領域と半導体領域６とのｐτ１接合
容量Ｃｊを増加できるので、ソフトエラーを防止するこ
とができると共に、低不純物濃度の半導体領域８Ａでド
レイン領域近傍の電界強度を弱め、しきい値電圧の経時
的な劣化を防止することができる。

また、メモリセルＭの駆動用ＭＩＳＦＥＴＱｄの少なく
ともドレイン領域を、半導体領域８Δ及び８Ｂからなる
ダブルドレイン構造で構成し、転送用Ｍ　Ｉ　Ｓ　Ｆ　
Ｅ　Ｔ　Ｑ　ｓの少なくともドレイン領域を、半導体領
域１０及び１２からなるＬＤＤ構造で構成することによ
り、駆動用ＭＩＳＦＥＴＱｄ、転送用Ｍ　Ｉ　Ｓ　Ｆ　
Ｅ　Ｔ　Ｑ　ｓの夫々は、ドレイン領域近傍の電界強度
を弱め、しきい値電圧の経時的な変動を低減することが
できると共に、実効チャネル長を確保し、メモリセルＭ
面積を縮小することができる。

前記メモリセルＭは、集積度を向上するため、転送用Ｍ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ、駆動用ＭＩＳＦＥＴＱ
ｄの夫々のチャネル長を略製造工程における最小加工寸
法で構成しているので、駆動用ＭＩＳＦＥＴＱｄのチャ
ネル幅方向でフリップフロップ回路のレシオを構成して
いる。

前記転送用ＭＩＳＦＥＴＯ８，駆動用ＭＩ　５ＦＥＴＱ
ｄ上には、それらを覆う層間絶縁膜１３が設けられてい
る。駆動用ＭＩＳＦＥＴＱｄのソース領域である半導体
領域８Ｂ（実際には、半導体領域１０及び１２を形成す
るｎ型不純物が導入されている）上の層間絶縁膜１３に
は、接続孔１４Ａが設けられている。また、転送用Ｍ　
Ｉ　Ｓ　Ｆ　Ｅ　ＴＱｓのソース又はドレイン領域であ
る半導体領域１２上の眉間絶縁膜１３には、接続孔１４
Ｂが設けられている。

駆動用ＭＩ　５ＦＥＴＱｄの半導体領域８Ｂ（ソース領
域）には、第３図、第４図及び第７図（所定の製造工程
におけるメモリセルの要部平面図）で示すように、前記
接続孔１４Ａを通して、基準電圧用配線（Ｖｓｓ）ＩＳ
Ａが接続されている。基準電圧用配線１５Ａは、第１ワ
ード線９Ａが延在する方向と同一の列方向に延在し、層
間絶縁膜１３上に設けられている。基準電圧用配線１Ｓ
Δは。

半導体領域８Ｂ（又は１２）よりも比抵抗値が小さい導
電性材料で構成されている。基準電圧用配線１５Ａは、
例えば、ゲート電極９と同様に、単層の多結晶シリコン
膜、高融点金属シリサイド膜、若しくは高融点金属膜、
又はそれらの複合膜で構成される。基準電圧用配線ＩＳ
Ａは、製造工程における第２層目の導電層で構成される
。

このように、メモリセルＭに接続される基準電圧用配置
１５．’ｌ、１９ｇ１［ＭＩ　５ＦＥＴＱｄ（７）半導
体領域８Ｂよりも比低抗値が小さい導電性材料で構成す
ると共に、ゲート電極９と異なる導電層（本実施例では
」−層）に構成することにより、基準重圧用配線１５Ａ
の占有面積を縮小すると共に、駆動用ＭＩ　５ＦＥＴＱ
ｄのゲート電極９と基準電圧用配線１５Ａとの離隔寸法
を必要とせず、何台を重ね合せることができるので１行
方向（データ線の延在方向）のメモリセルＭ面積を縮小
することができる。

転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓの半導体領域１
２に１１゜前記接続孔１４Ｂを通して、中間導電層１５
Ｂが接続されている。中間導電層１５Ｂは、基準電圧用
配線１５Δと同−導ＴＬ層で、層間絶縁膜１３上に構成
される。中間導電層１５Ｂは、多層配線構造にともなう
段差形状を緩和し、転送用Ｍ　Ｉ　Ｓ　ＦＥＴＱｓとデ
ータ線りとの電気的接続に際し、その信頼性を向上する
ことができる。しかも、中間温ｆｆｉ層１５Ｂは、基準
電圧用配線ＩＳＡと同一導電層で構成できるので、製造
工程を低減することができる。

さらに、層間絶縁膜１３上には、基準電圧用配線１５Ａ
と同一導電層で構成され、かつそれと略平行に列方向に
延在する第２ワード線（Ｗａ）１５Ｃが設けられている
。第２ワードｆｉ１５Ｃは、駆動用ＭＩ　５ＦＥＴＱｄ
又は転送用Ｍ　Ｉ　Ｓ　ＦＥＴＱＳと後述する高低抗負
荷素子Ｒとの接続部と、基準電圧用配線１５Ａとの間を
延在する。第２７−ドｍ１５Ｃは、前述したように、メ
モリセルアレイの両端部において、第１ワードａ（Ｗ）
９Ａと電気的に接続されている。第２ワードａ１５Ｃは
、中間導電Ｐ３１ＳＢと同様に、基Ｓ！電圧用配線１５
Ａと同一導電層で構成している。

このように、前記第１ワード線（Ｗ）９Ａと同一方向に
延在し、かつそれと電気的に接続する第２ワード線（Ｗ
ａ）ｔｓｃを設けることにより、第１ワード線９Ａの断
面々積を実質的に増加し、第１ワード線９Ａの抵抗値を
実質的に低減することができるので、信号伝達速度を速
クシ、情報の書込動作速度及び読出動作速度の高速化を
図ることができる。

また、第２ワード線ＩＳＣを基ｌｉ！！電圧用配ａ１５
Ａと同一製造工程で構成することにより、製造工程を低
減することができる。

前記基準電圧用配線１５Ａ、中間導電層１５Ｂ及び第２
ワード線１５Ｃ上には、層間絶！膜１６が設けられてい
る。転送用ＭＩＳＦＥＴＱＳの半導体領域１２（中間導
電層１５Ｂが設けられていない領域）上及び駆動用ＭＩ
ＳＦＥＴＱｄのゲート電極９の一端部上の層間絶縁膜１
３及び１６には、接続孔１７が設けられている。

メモリセル内の層間絶縁膜１６上には、第３図、第４図
及び第８図（所定の製造工程におけるメモリセルの要部
平面図）に示すように、電源電圧用配ａ（Ｖｃ　ｃ）１
８Ａ、高抵抗負荷素子（Ｒ，、Ｒ２）１８Ｂ、配線１８
　Ｄの夫々が設けられている。

電源電圧用配線１８Ａ側の高抵抗負荷素子１８Ｂには、
ｐ型の半導体領域１８Ｃが設けられている。高抵抗負荷
素子１８Ｂの一端部は、電源電圧用配線１８Ａに接続さ
れている。高抵抗負荷素子１８Ｂの他端部は、配線１８
Ｄ及び接続孔１７を通して、転送用ＭＩＳＦＥＴＱｓの
半導体領域１２及び駆動用ＭＩＳＦＥＴＱｄのゲート電
極９に接続されている。

前記電源電圧用配線１８Ａ、高抵抗負荷素子１８Ｂの夫
々は、不純物の導入で抵抗値が制御できる製造工程にお
ける第３層目の導ｆＪ、層、例えば多結晶シリコン膜で
構成されている。電源電圧用配線１８Ａは、抵抗値を低
減するｎ型の不純物（ヒ素又はリン）が導入されたｎ゛
型の多結晶シリコン膜で構成されている。高抵抗負荷素
子１８Ｂは、抵抗値を低減する前記不純物が導入されて
いない所謂ノンドープであるｉ型の多結晶シリコン膜で
構成されている。高抵抗負荷素子１８Ｂは、第８図に符
号１８Ｂを符した二点鎖線で囲まれた領域内（不純物導
入用マスクのパターンを示す）に構成される。半導体領
域１８Ｃは、高抵抗負荷素子１８Ｂ内であって、第８図
に符号１８ｃを符した三点鎖線で囲まれた領域外（不純
物導入用マスクのパターンを示す）、に構成される。前
記Ｐ型の半導体領域１８Ｃは、基準電圧用配線１８Ａ（
ｎ゛型）と高抵抗負荷素子１８Ｂ（ｉ型）との接合部が
ら高抵抗負荷素子１８Ｂ側に形成される空乏領域の伸び
を低減することができる。つまり、半導体領域１８Ｃは
、高抵抗負荷素子１８Ｂ内において、空乏領域の結合に
よるバンチスルーを防止することができるので、スタン
バイ電流を低減することができる。従って、半導体領域
１８Ｇは、高抵抗負荷素子１８Ｂの面積を縮小すること
ができるので、メモリセルＭ面積を縮小し、ＳＲＡＭの
集積度を向上することができる。

また、半導体領域１８Ｇは、高抵抗負荷素子１８Ｂをチ
ャネル形成領域とする寄生Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔの導
通を防止し、前述と同様に、スタンバイ電流を低減する
ことができる。寄生ＭＩＳＦＥＴは、高抵抗負荷素子１
８Ｂをチャネル形成領域、その上部に延在するデータａ
Ｄをゲート電極、基＄電圧用配線１８Ａをドレイン領域
、配！１８Ｄをソース領域として構成される。

電源電圧用配線１８Ａ及び高抵抗負荷素子１８Ｂ上には
１層間絶縁膜１９が設けられている。前記中間導電１ｍ
１５Ｂ上の層間絶縁膜１９には、接続孔２０が設けられ
ている。

居間絶縁膜１９上には、接続孔２ｏ及び中間導電、’１
１５　Ｂを通して、転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ
　ｓの半導体領域１２に接続される相補データ線（Ｄｌ
。

ＤＩ）２１が設けられている。相補データ線２１は、第
１ワード！１１９Ａ及び第２ワード線ＩＳＧの延在する
方向と交差する行方向に、層間絶縁膜１９上を延在する
ように構成されている。相補データ線２１は、製造工程
における第４層目の導電層で構成される。相補データａ
２１は、例えば、アルミニウム膜又は所定の添加物（Ｓ
ｔ、Ｃｕ等）を含有するアルミニウム膜で構成する。

次に、本実施例の製造方法について、第１０図乃至第１
６図（各製造工程毎におけるメモリセルの要部断面図）
を用いて簡単に説明する。

まず、単結晶シリコンからなるｎ−型の半導体基板１に
、Ｐ−型のウェル領域２を形成する。

この後、半導体素子形成領域間のウェル領域２の主面に
、フィールド絶縁膜３及びｐ型のチャネルストッパ領域
４を形成する。フィールド絶縁膜３は、例えば、３００
０〜４０００　［入コ程度の膜厚で形成する。

次に、第１０図に示すように、半導体素子形成領域のウ
ェル領域２の主面上に、ゲート絶縁膜７を形成する。ゲ
ート絶縁膜７は、例えば、熱酸化で形成した酸化シリコ
ン膜で形成する。

この後、第１１図に示すように、ウェル領域２の主面部
に、埋込型のｐ゛型の半導体領域５を形成する。半導体
領域５は、前記第６図に符号５を符して二点鎖線で囲ま
れた領域内に形成される不純物導入用マスク（例えば、
３［μｍ］の厚いフォトレジスト膜）を用いて形成する
。半導体領域５は、例えば１０１３［ａｔ、ｏｍｓ／ｃ
＋＋＋”　１程度のボロンを３００［ＫｅＶ］程度のエ
ネルギのイオン打込みで導入することで形成する。この
とき、フィールド絶縁膜３下の基板内にもある程度のボ
ロンが他の領域より浅く打込まれる。図では便宜的に、
同一不純物濃度の連続した領域として示しである。

次に、ゲート絶縁膜７及びフィールド絶縁膜３上に、駆
動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｄのソース、ドレイ
ン領域を形成する、不純物導入用マスク２２を形成する
。不純物導入用マスク２２は、前記第６図に符号２２を
符して点線、三点鎖線の夫々で囲まれた領域内に、例え
ば、フォトレジスト膜で形成される。不純物導入用マス
ク２２は、駆動用ＭＩＳＦＥＴＱｄのゲート電極９に比
べて、チャネル長方向の寸法が小さく形成されている。

図示しないが、不純物導入用マスク２２は、転送用ＭＩ
ＳＦＥＴＱｓ形成領域と同様に、ＳＲＡＭの周辺回路を
構成する相補型ＭＩＳＦＥＴ形成領域を覆うように形成
される。

この後、第１２図に示すように、不純物導入用マスク２
２を用い、この不純物導入用マスク２２に対して自己整
合的に、ｐ゛型の半導体領域６、ｎ型の半導体領域８Ａ
、ｒｒ型の半導体領域８Ｂを順次形成する。

半導体領域６は、例えば１０１３　　［ａｔ。ｍｓ／ロ
２コ程度のボロンを、１００［ＫｅＶ］程度のエネルギ
のイオン打込みで導入することで形成する。半導体領域
８Ａは、例えば１０１２［ａｊｏｍｓ／ａ＋＋２］程度
のリンを、８０［ＫｅＶ］程度のエネルギのイオン打込
みで導入することで形成する。半導体領域８Ｂは２例え
ば１０１４［ａｔｏｍｓ／ａｍ”コ程度のヒ素を。

５０［ＫｅＶ］程度のエネルギのイオン打込みで導入す
ることで形成する。

次に、不純物導入用マスク２２を除去する。不純物導入
用マスク２２の除去に際して、ゲート絶縁膜７が汚染さ
れるので、この汚染が問題になる場合は、ゲート絶縁膜
７を新たに形成する。

そして、所定領域のゲート絶縁膜７を除去して、前記半
導体領域８Ｂ（及び８Ａ）の主面部を露出する接続孔（
ダイレクトコンタクト用接続孔）７Ａを形成する。

次に、第１３図に示すように、ゲート絶縁膜７の所定上
にゲート電極９（及び第１ワード線９Ａ）を形成すると
共に、ゲート電極９の一部を接続孔７Ａを通して半導体
領域８Ｂと接続（ダイレクトコンタクト）させる。ゲー
ト電極９（及び第１ワード線９Ａ）は、例えば、多結晶
シリコン膜９ａの上部に高融点合溝シリサイド膜９ｂを
形成したポリサイド膜で構成する。多結晶シリコン膜９
ａは、例えばＣＶＤで形成し、高融点金属シリサイド膜
９ｂは、例えばスパッタで形成する。

ゲート電極９を形成する工程により、駆動用ＭＩＳＦＥ
ＴＱｄが略完成する。

このように、駆動用ＭＩＳＦＥＴＱｄのソース又はドレ
イン領域である半導体領域８Ｂ（又は転送用Ｍ　Ｉ　Ｓ
　Ｆ　Ｅ　Ｔ　Ｑ　ｓのソース又はドレイン領域の一部
である半導体領域８Ｂ）を形成し、所定のゲート絶縁膜
７を除去して接続孔７Ａを形成した後に、ゲート絶縁膜
７上にゲート電極９を形成すると共に、前記接続孔７Ａ
を通して、他のＭＩＳＦＥＴのゲート’Ｒｐｉ９と一体
に構成された配線（９）を半導体領域８Ｂに接続するこ
とにより。

接続孔７Ａ面積よりも配線面積が大きくても、予じめ形
成したソース又はドレイン領域に断線を生じることがな
いので、接続孔７Ａと配線（９）との製造工程における
マスク合せ余裕度をなくすことができる。従って、ダイ
レクトコンタクト構造の面積、つまり、メモリセルＭ面
積を縮小することができるので、ＳＲＡＭの集積を向上
することができる。

なお、接続孔７Ａは、半導体領域８Ａ及び８Ｂを形成す
る前に形成してもよい。また、前記配線（９）は、接続
孔７Ａ面積よりも大きく形成し、情報蓄積用容量素子Ｃ
のゲート容量Ｃｇを積極的に増加させてもよい。

次に、主として、転送用ＭＩＳＦＥＴＱｓ形成領域し；
おいて、ゲート電極９の両側部に、ゲート電極９に対し
て自己整合的にｎ型の半導体領域１０を形成する。そし
て、ゲート電極９の側部に不純物導入用マスク１１を形
成する。この後、不純物導入用マスク１１を用いて、第
１４図に示すように、ソース又はドレイン領域であるｎ
゛型の半導体領域１２を形成する。

半導体領域１０は、例えば１０”Ｃａヒｏｍｓ／ｃ＋ｍ
”　］程度のリン、ヒ素の夫々を、５０［ＫｅＶ］程度
のエネルギのイオン打込みで導入することで形成する。

不純物導入用マスク１１は、例えばＣＶＤで形成した酸
化シリコン膜に、反応性イオンエツチング等の異方性エ
ツチングを施すことで形成する。

半導体領域１２は、例えば１０．”　　［ａヒｏｍｓ／
ａｍ２コ程度のヒ素を、８０［ＫｅＶ］程度のエネルギ
のイオン打込みで導入することで形成する。

この半導体領域１２を形成する工程により、転送用ＭＩ
ＳＦＥＴＱｓが略完成する。

次に、層間絶縁膜１３、接続孔１４Ａ及び１４Ｂを順次
形成する。

この後、第１５図に示すように、層間絶縁膜１３上に基
準電圧用配線１５Ａ、中間導電届１５Ｂ、第２ワード！
１５Ｃの夫々を形成する。基準電圧用配ａ１５Ａは、接
続孔１４Ａを通して、駆動用ＭＩＳＦＥＴＱｄのソース
領域である半導体領域８Ｂ（実際には半導体領域１２）
に接続される。中間導電！１５Ｂは、接続孔１４Ｂを通
して、転送用ＭＩＳＦＥＴＱｓの半導体領域１２に接続
される。第１５図には図示していないが、第２ワード線
１５Ｃは、前述したように、所定部において第１ワード
線９Ａと接続される。

次に、層間絶縁膜１６、接続孔１７を順次形成する。

この後に、第１６図に示すように、層間絶縁膜１６上に
電ｇ？を圧用配置ｍ１８Ａ、高抵抗負荷素子１８Ｂ、Ｐ
型の半導体領域１８Ｃ１配線１８Ｄの夫々を形成する。

電源電圧用配線１８Ａ、高抵抗負荷素子１８Ｂ及び配線
１８Ｄは、眉間絶縁膜１６上の全面に多結晶シリコン膜
を形成し、この多結晶シリコン瞑に抵抗値を低減するｎ
型不純物を導入するか否かで形成する。前述したように
、高抵抗負荷素子１８Ｂは、前記第８図に符号１８Ｂを
符した二点鎖線で囲まれた領域内に形成される。

電源電圧用配線１８Ａ及び配線１８Ｄは、高抵抗負荷素
子１８Ｂ以外の領域に形成される。半導体領域１８Ｃ１
高抵抗負荷素子１８Ｂ形成領域内であって、第８図に符
号１８Ｃを符した三点鎖線で囲まれた領域外に形成され
る。

なお、本発明は、Ｐ型の半導体領域１８Ｃを、そのＰ型
不純物と基準電圧用配線１８Ａのｎ型不純物との拡散速
度差を利用して形成することもできる。つまり、まず、
第８図に符号１８Ｂを符した二点鎖線で囲まれた領域内
に不純物導入用マスクをノンドープの多結晶シリコン膜
上に形成する。

次に、不純物導入用マスクを用いて、電源電圧用配線１
８Ａ及び配！１８Ｄを形成するｎ型不純物、半導体領域
１８Ｃを形成するｐ型不純物の夫々を多結晶シリコン膜
に導入する。ｐ型不純物はｎ型不純物よりも拡散速度が
速い。この結果、不純物導入用マスク下に、ｉ型の高抵
抗負荷素子１８Ｂが形成され、電源電圧用配線１８Ａ、
配ａ１８Ｄの夫々と高抵抗負荷素子１８Ｂとの間に、そ
れらに対して自己整合的にＰ型の半導体領域１８Ｃが形
成される。

次に、電源電圧用配線１８Ａ、高抵抗負荷素子１８Ｂ−
ｐ型ノ半導体領域１８Ｃ１Ｘａ１８Ｄの夫々の上部に眉
間ｊ＠Ｂｇ＋９を形成する。そして。

前記中間導電層ＩＳＢ上に接続孔２０を形成する。

この後、前記第３図及び第４図に示すように、層間絶縁
膜１９上に相補型データ線（Ｄ）２１を形成する。相補
型データ線２１は、接続孔２０及び中間導電層１５Ｂを
通して、転送用ＭＩＳＦＥＴＱｓの一方の半導体領域１
２と電気的に接続される。

これら一連の製造工程を施すことにより１本実施例のＳ
　ＲＡ　Ｍは完成する。なお、この後に、パッシベーシ
ョン膜等の保護膜を形成してもよい。

〔実施例■〕

本実施例■は、前記実施例ＩのメモリセルＭを構成する
駆動用、転送用ＭＩ　５ＦＥＴＱｄ、Ｑｓの夫々におい
て、ゲート絶縁膜７の絶縁耐圧の向上、製造上の汚染を
低減した本発明の他の実施例である。

本発明の実施例■であるＳＲＡＭのメモリセルを第１７
図（所定の製造工程における要部断面図）で示す。

本実施例■のメモリセルＭは、次のように形成される。

まず、ゲート絶縁膜７上にゲート電極９を形成した後、
不純物導入用マスク２２を形成する。不純物導入用マス
ク２２は、転送用ＭＩＳＦＥＴＱＳ形成領域を覆うよう
に形成されると共に、駆動用ＭＩＳＦＥＴＱｄのゲート
電極９上に、それに比べてチャネル長方向の寸法が小さ
い寸法で形成される。

次に、第１７図に示すように、不純物導入用マスク２２
を用い、それに対して自己整合的に半導体領域８Ａ、８
Ｂ、６の夫々を形成する。半導体領域８Ａ、８Ｂ、６の
夫々を形成するｎ型又はＰ型の不純物は、４００〜５０
０［ＫｅＶ］程度の高エネルギのイオン打込みを用い、
ゲート電極９を通してウェル領域２の主面部に導入され
る。

このように、駆動用ＭＩＳＦＥＴＱｄ及び転送用ＭＩＳ
ＦＥＴＱｓ形成領域において、夫々のゲート絶縁膜７上
にゲート電極９を形成した後、ゲート電極９上に不純物
導入用マスク２２を形成し、それを用いて不純物を導入
して半導体領域８Ａ。

８Ｂ、６の夫々を形成することにより、ゲート絶縁膜７
上に不純物導入用マスク２２を直接形成することがなく
なるので、不純物導入用マスク２２（例えば、フォトレ
ジスト膜）の形成にともなうゲート絶縁膜７の汚染（重
金２）、絶縁膜耐圧の劣化を低減することができる。

〔実施例■〕

本実施例■は、前記実施例ＩのメモリセルＭを構成する
駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｄにおいて、ゲー
ト電極９と、ソース、ドレイン領域である半導体領域８
Ａ及び８Ｂの夫々との製造上のマスク合せ精度を向上し
た本発明の他の実施例である。

本発明の実施例■であるＳＲＡＭのメモリセルを第１８
図（所定の製造工程における要部断面図）で示す。

本実施例■のメモリセルＭは１次のように形成される。

まず、ゲート絶縁膜７上に不純物導入用マスク２２Ａを
形成する。不純物導入用マスク２２Ａは、転送用Ｍ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ形成領域を覆うように形成さ
れると共に、駆動用ＭＩ　５ＦＥＴＱｄのゲート電極９
に比べてチャネル長方向の寸法が小さい寸法で形成され
る。この不純物導入用マスク２２Ａは、耐酸化性を有す
る例えば窒化シリコン膜で形成する。

次に、不純物導入用マスク２２Ａを用い、それに対して
自己整合的に半導体領域８Ａ、８Ｂ、６の夫々を形成す
る。

次に、第１８図に示すように、不純物導入用マスク２２
Ａを用いて、それ以外の部分つまり半導体領域８Ａ及び
８Ｂの主面部を酸化し、ゲート絶縁膜７よりも厚い膜厚
の絶縁膜７Ｂを形成する。

絶縁膜７Ｂは、ゲート絶縁膜７との境界部分に、つまり
、半導体領域８Ａ及び８Ｂのチャネル形成領域側の端部
に段差を形成するようレニなっている。

このように、不純物導入用マスク２２Ａを用い、特に、
駆動用ＭＩＳＦＥＴＱｄのソース、ドレイン領域である
半導体領域８Ａ及び８Ｂを形成すると共に、チャネル形
成領域側の半導体領域８Ａ及び８Ｂの端部に段差を形成
することにより、半導体領域８Ａ及び８Ｂが形成された
位置を明確にし、その位置にゲート電極９を形成するこ
とができるので、ゲート電極９の製造工程におけるマス
ク合せ精度を向上することができる。

なお、本発明は、半導体領ＩｆＡ８Ａ、８Ｂを形成する
前に、不純物導入用マスク２２Ａでゲート絶８膜７によ
りも厚い膜厚の絶縁膜７Ｂを形成することもできる。

また、本発明は、不純物導入用マスク２２Ａをエツチン
グ用マスクとして用い、ウェル領域２の一部をエツチン
グすることで前記段差を形成することもできる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて１種々変形し得ることは勿論である。

例えば、本発明は、前記第２ワード！（Ｗａ）１５Ｃを
データ線（Ｄ）２ｉ上に、アルミニウム膜等の導電層で
構成してもよい。

また１本発明は、ｐチャネルＭＩＳＦＥＴからなる負荷
素子と駆動用ＭＩＳＦＥＴとでフリップフロップ回路を
構成するメモリセルを備えたＳＲＡＭに適用することが
できる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。

ＳＲＡＭにおいて、メモリセルの情報蓄積用容量素子を
構成するＭＩＳＦＥＴの少なくともドレイン領域を、ゲ
ート電極に比べてチャネル長方向の寸法が小さい不純物
導入用マスクで形成した第１半導体領域で構成し、この
第１半導体領域に沿って第１半導体領域と反対導電型の
高不純物濃度の第２半導体領域を構成し、この第２半導
体領域及びチャネル形成領域下に、前記第１半導体領域
と反対導電型の高不純物濃度の第３半導体領域を構成す
ることにより、ゲート電極と第１半導体領域とのミラー
容量を増加し、かつ前記第１半導体領域と第２半導体領
域とのｐｎ接合容量を増加できるので、ソフトエラーを
防止することができると共に、ＭＩＳＦＥＴのチャネル
形成領域の不純物濃度に影響しない位置に第３半導体領
域で少数キャリアに対するポテンシャルバリア領域を構
成できるので、さらにソフトニラ−を防止し、かつしき
い値電圧の変動を低減して電気的信頼性を向上すること
ができる。

また、Ｓ　ＲＡＭにおいて、メモリセルを構成するＭＩ
ＳＦＥＴのドレイン領域を、ゲート電極に比べてチャネ
ル長方向の寸法が小さい不純物導入用マスクで形成した
第１半導体領域、及び第１半導体領域の主面部に形成さ
れたそれと同一導電型の低不純物濃度の第２半導体領域
とで構成し、少なくともドレイン領域である第１半導体
領域に沿って第１半導体領域と反対導電型の高不純物濃
度の第３半導体領域を構成することにより、ゲート電極
と第１及び第２半導体領域とのミラー８旦を増加し、か
つ第１半導体領域と第３半導体領域とのｐｎ接合容量を
増加できるので、ソフトニラ−を防止することができる
と共に、第１半導体領域でドレイン領域近傍の電界強度
を弱め、しきい値電圧の経時的な劣化を防止することが
できる。

また、ＳＲＡＭにおいて、メモリセルを構成する第１　
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔの少なくともドレイン領域を。

高不純物濃度の第１半導体領域と、第１半導体領域の主
面部に形成されたそれと同一導電型の低不純物濃度の第
２半導体領域とで構成し、第２ＭＩＳＦＥＴの少なくと
もドレイン領域を、高不純物濃度の第３半導体領域と、
該第３半導体領域とチャネル形成領域との間に設けられ
た第３半導体領域と同一導電型の低不純物濃度の第４半
導体領域で構成することにより、第１、第２ＭＩＳＦＥ
Ｔの夫々は、ドレイン領域近傍の電界強度を弱め、しき
い値電圧の経時的な変動を低減することができると共に
、実効チャネル長を確保できるので、メモリセル面積を
縮小し、ＳＲＡＭの集積度を向上することができる。

また、ＭＩＳＦＥＴのソース又はドレイン領域に、ゲー
ト電極と同−導？！！層で形成される配線が接続される
半導体集積回路装置において、ソース、ドレイン領Ｗｊ
、を形成した後に、ゲート絶縁膜を介してゲート電ｗＡ
を形成すると共に、ゲート絶縁膜に形成された接続孔を
通して、ソース又はドレイン領域に接続する配線を形成
することにより、前記接続孔と配線との製造工程におけ
るマスク合せ余裕度をなくすことができるので、メモリ
セル面積を縮小し、ＳＲＡＭの集積度を向上することが
できる。

【図面の簡単な説明】

第１図は、本発明の実施例■であるＳ　ＲＡ　Ｍのメモ
リセルアレイを示す等価回路図、 第２図は、第１図に示すメモリセルの等価回路図、 第３図は、本発明の実施例１であるＳＲＡＭのメモリセ
ルを示す要部平面図、 第４図は、第３図のＩＶ−ＩＶ線で切った断面図、第５
図乃至第８図は、前記第３図に示すメモリセルの所定の
製造工程における要部平面図、第９図は１本発明の実施
例１における電荷蓄積量とソフトエラーの発生率との関
係図、第１０図乃至第１６図は、本発明の実施例Ｉであ
るＳＲＡＭのメモリセルの各′：！３造工程毎の要部断
面図。 第１７図は、本発明の実施例■であるＳＲＡ〜１のメモ
リセルの所定の製造工程における要部断面図、 第１８図は、本発明の実施例■であるＳ　ＲＡ　？ｖｉ
のメモリセルの所定の製造工程における要部断面図であ
る。 図中、２・・・ウェル領域、７・ゲート絶縁膜、９・・
・ゲート電極、９Ａ、１５Ｃ，Ｗ、Ｗａ＝ミニワード１
５Ａ、　Ｖ　ｓ　ｓ−基１ｆｆｉ圧用配線、５，６゜８
Ａ、８Ｂ、１０，１２，１８Ｃ・・・半導体領域。 １３．１６・暦間絶踪膜、７Ａ、１４Ａ、１４Ｂ。 １７・・接続孔、１８Ｂ、Ｒ・・・高把抗負荷素子、１
８　Ａ　、　Ｖ　ｃ　ｃ　・Ｈ′ｇ’ＥＸ圧用配線、２
１．Ｄｌ−データ線、２２．２２Ａ・・不純物導入用マ
スク、Ｑｓ・・・転送用ＭＩＳＦＥＴ、Ｑｄ・・駆動用
ＭＩＳＦＥ第　　１　　図 第　　２　　図 第　　５　　図 第　　７　　図 第　　８　　図 第　　９　　図 石糟）苛ｉ（ｊ・〕

Claims (1)

1. 【特許請求の範囲】 １、他の領域と電気的に分離された第１導電型の第１半
   導体領域の主面に、ＭＩＳＦＥＴで構成されるメモリセ
   ルを有する、記憶機能を備えた半導体集積回路装置にお
   いて、前記ＭＩＳＦＥＴのソース及びドレイン領域を、
   ゲート電極に比べてチャネル長方向の寸法が小さな不純
   物導入用マスクを用い、該不純物導入用マスクに対して
   自己整合的に前記第１半導体領域の主面部に形成した第
   ２導電型の第２半導体領域で構成し、該第２半導体領域
   に沿った前記第１半導体領域の主面部に、前記不純物導
   入用マスクを用い、該不純物導入用マスクに対して自己
   整合的で、前記第１半導体領域よりも高不純物濃度の第
   １導電型の第３半導体領域を構成し、該第３半導体領域
   及びチャネル形成領域下の前記第１半導体領域の主面部
   に、前記第１半導体領域よりも高不純物濃度の第１導電
   型の第４半導体領域を構成したことを特徴とする半導体
   集積回路装置。 ２、前記ＭＩＳＦＥＴのゲート電極は、前記ソース領域
   又はドレイン領域である第２半導体領域に重ね合わせ、
   情報となる電荷蓄積量を増加するように構成したことを
   特徴とする特許請求の範囲第１項に記載の半導体集積回
   路装置。 ３、前記第２半導体領域又は第３半導体領域は、ゲート
   電極形成前に、前記不純物導入用マスクを用い、不純物
   を導入することで形成されることを特徴とする特許請求
   の範囲第１項に記載の半導体集積回路装置。 ４、前記第２半導体領域又は第３半導体領域は、ゲート
   電極形成後に、該ゲート電極上に前記不純物導入用マス
   クを形成し、該不純物導入用マスクを用い、それから露
   出するゲート電極を通して不純物を導入することで形成
   されることを特徴とする特許請求の範囲第１項に記載の
   半導体集積回路装置。 ５、前記不純物導入用マスクは、前記第２半導体領域及
   び第３半導体領域を形成する前、若しくは形成した後に
   、それ以外の露出する第１半導体領域の主面を酸化する
   酸化用マスクとして使用されることを特徴とする特許請
   求の範囲第１項に記載の半導体集積回路装置。 ６、前記不純物導入用マスクは、前記第２半導体領域及
   び第３半導体領域を形成した後に、除去されることを特
   徴とする特許請求の範囲第１項乃至第５項に記載の夫々
   の半導体集積回路装置。 ７、前記第３半導体領域は、前記第２半導体領域とのｐ
   ｎ接合容量を増加させ、情報となる電荷蓄積量を増加さ
   せることを特徴とする特許請求の範囲第１項に記載の半
   導体集積回路装置。 ８、前記第４半導体領域は、前記第１半導体領域内の少
   数キャリアに対するポテンシャルバリア領域を構成する
   ことを特徴とする特許請求の範囲第１項乃至第７項に記
   載の夫々の半導体集積回路装置。 ９、前記第３半導体領域又は第４半導体領域は、ＭＩＳ
   ＦＥＴのチャネル形成領域の不純物濃度に影響を及ぼさ
   ない位置に構成されていることを特徴とする特許請求の
   範囲第１項乃至第８項に記載の夫々の半導体集積回路装
   置。 １０、前記ＭＩＳＦＥＴは、スタチック型ランダムアク
   セスメモリのメモリセルを構成する駆動用ＭＩＳＦＥＴ
   であることを特徴とする特許請求の範囲第１項乃至第９
   項に記載の夫々の半導体集積回路装置。 １１、他の領域と電気的に分離された第１導電型の第１
   半導体領域の主面に、ＭＩＳＦＥＴで構成されるメモリ
   セルを有する、記憶機能を備えた半導体集積回路装置に
   おいて、前記ＭＩＳＦＥＴのソース及びドレイン領域を
   、ゲート電極に比べてチャネル長方向の寸法が小さな不
   純物導入用マスクを用い、該不純物導入用マスクに対し
   て自己整合的に前記第１半導体領域の主面部に形成した
   第２導電型の第２半導体領域、及び該第２半導体領域の
   主面部に設けた第２導電型で第２半導体領域よりも高不
   純物濃度の第３半導体領域で構成し、前記第２半導体領
   域に沿った前記第１半導体領域の主面部に、前記不純物
   導入用マスクを用い、該不純物導入用マスクに対して自
   己整合的で、前記第１半導体領域よりも高不純物濃度の
   第１導電型の第４半導体領域を構成したことを特徴とす
   る半導体集積回路装置。 １２、前記ＭＩＳＦＥＴのソース及びドレイン領域は、
   前記第２半導体領域及び第３半導体領域からなるダブル
   ドレイン構造で構成されることを特徴とする特許請求の
   範囲第１１項に記載の半導体集積回路装置。 １３、前記ＭＩＳＦＥＴの第４半導体領域及びチャネル
   形成領域下の前記第１半導体領域の主面部には、前記第
   １半導体領域よりも高不純物濃度の第１導電型の第５半
   導体領域が構成されていることを特徴とする特許請求の
   範囲第１１項又は第１２項に記載の半導体集積回路装置
   。 １４、他の領域と電気的に分離された第１導電型の第１
   半導体領域の主面に、第１ＭＩＳＦＥＴ及び第２ＭＩＳ
   ＦＥＴで構成されるメモリセルを有する、記憶機能を備
   えた半導体集積回路装置において、前記第１ＭＩＳＦＥ
   Ｔのソース及びドレイン領域を、ゲート電極に比べてチ
   ャネル長方向の寸法が小さな不純物導入用マスクを用い
   、該不純物導入用マスクに対して自己整合的に前記第１
   半導体領域の主面部に形成した第２導電型の第２半導体
   領域、及び該第２半導体領域の主面部に設けた第２導電
   型で第２半導体領域よりも高不純物濃度の第３半導体領
   域で構成し、前記第２ＭＩＳＦＥＴのソース及びドレイ
   ン領域を、ゲート電極に対して自己整合的に前記第１半
   導体領域の主面部に形成した第２導電型の第４半導体領
   域、及び該第４半導体領域とチャネル形成領域との間の
   第１半導体領域の主面部に設けた第２導電型で前記第４
   半導体領域よりも低不純物濃度の第５半導体領域で構成
   したことを特徴とする半導体集積回路装置。 １５、前記第１ＭＩＳＦＥＴのソース及びドレイン領域
   は、第２半導体領域及び第３半導体領域からなるダブル
   ドレイン構造で構成され、前記第２ＭＩＳＦＥＴのソー
   ス及びドレイン領域は、第４半導体領域及び第５半導体
   領域からなるＬＤＤ構造で構成されていることを特徴と
   する特許請求の範囲第１４項に記載の半導体集積回路装
   置。 １６、前記第１ＭＩＳＦＥＴの第２半導体領域に沿った
   前記第１半導体領域の主面部には、前記不純物導入用マ
   スクを用い、該不純物導入用マスクに対して自己整合的
   で、前記第１半導体領域よりも高不純物濃度で形成され
   た第１導電型の第６半導体領域が構成されていることを
   特徴とする特許請求の範囲１４項に記載の半導体集積回
   路装置。 １７、前記第１ＭＩＳＦＥＴの第６半導体領域及びチャ
   ネル形成領域下の前記第１半導体領域の主面部には、前
   記第１半導体領域よりも高不純物濃度の第１導電型の第
   ７半導体領域が構成されていることを特徴とする特許請
   求の範囲第１６項に記載の半導体集積回路装置。 １８、ＭＩＳＦＥＴのソース領域又はドレイン領域に、
   ゲート電極と同一製造工程で形成される配線が接続され
   た半導体集積回路装置の製造方法において、ゲート電極
   形成領域の基板主面上に、ゲート電極に比べてチャネル
   長方向の寸法が小さな不純物導入用マスクを形成する工
   程と、該不純物導入用マスクを用い、該不純物導入用マ
   スクに対して自己整合的に基板主面部にソース領域及び
   ドレイン領域を形成する工程と、該ソース領域、ドレイ
   ン領域間の基板主面上に、ゲート絶縁膜を介してゲート
   電極を形成すると共に、ソース又はドレイン領域上のゲ
   ート絶縁膜に形成された接続孔を通して、前記ゲート電
   極と同一製造工程で、ソース又はドレイン領域に接続す
   る前記配線を形成する工程とを備えたことを特徴とする
   半導体集積回路装置の製造方法。