JPH0449196B2 - - Google Patents
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- Publication number
- JPH0449196B2 JPH0449196B2 JP56149466A JP14946681A JPH0449196B2 JP H0449196 B2 JPH0449196 B2 JP H0449196B2 JP 56149466 A JP56149466 A JP 56149466A JP 14946681 A JP14946681 A JP 14946681A JP H0449196 B2 JPH0449196 B2 JP H0449196B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- control signal
- external terminal
- data line
- Prior art date
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- Expired - Lifetime
Links
- 238000005070 sampling Methods 0.000 claims description 5
- 230000003068 static effect Effects 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 230000005669 field effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、モノリシツク半導体集積回路で構
成されたランダム・アフセス・メモリ、例えばス
タテイツク型RAM（ランダム・アクセス・メモ
リ）に関する。
成されたランダム・アフセス・メモリ、例えばス
タテイツク型RAM（ランダム・アクセス・メモ
リ）に関する。
例えば、MOSFET（絶縁ゲート型電界効果ト
ランジスタ）で構成されたスタテイツク型RAM
においては、書込動作に要する時間は、読出動作
に要する時間に比べて大幅に短い。すなわち、書
込時では、大きな信号レベルの書込データを受け
る書込アンプでメモリセルに書込みを行なう。
ランジスタ）で構成されたスタテイツク型RAM
においては、書込動作に要する時間は、読出動作
に要する時間に比べて大幅に短い。すなわち、書
込時では、大きな信号レベルの書込データを受け
る書込アンプでメモリセルに書込みを行なう。
これに対して読出時では、メモリセルの微小信
号を増幅しなければならないからである。
号を増幅しなければならないからである。
そして、メモリの動作サイクルは、上記遅い方
の読出動作で規定されることの結果、書込動作時
において時間的余裕が生じる。本願発明者は、こ
のとこに着目して、外部端子の削減を図ることを
考えた。
の読出動作で規定されることの結果、書込動作時
において時間的余裕が生じる。本願発明者は、こ
のとこに着目して、外部端子の削減を図ることを
考えた。
したがつて、この発明の目的は、外部端子の削
減を図つたランダム・アクセス・メモリを提供す
ることにある。
減を図つたランダム・アクセス・メモリを提供す
ることにある。
この発明の他の目的は、以下の説明及び図面か
ら明らかになるであろう。
ら明らかになるであろう。
第１図は、この発明の一実施例のMOSスタテ
イツク型RAMの回路を示している。
イツク型RAMの回路を示している。
同図のRAMは、公知の半導体集積回路技術に
よつて１つの半導体基板上において形成される。
端子AX1ないしAXK，AY1ないしAY，DOUT，
CS，／Dio，VDD及びGNDは、その外部端子
とされる。図示のRAMは、その電源端子VDDを
接地端子GNDとの間に外部電源装置８から電源
電圧が供給されることによつて動作させられる。
よつて１つの半導体基板上において形成される。
端子AX1ないしAXK，AY1ないしAY，DOUT，
CS，／Dio，VDD及びGNDは、その外部端子
とされる。図示のRAMは、その電源端子VDDを
接地端子GNDとの間に外部電源装置８から電源
電圧が供給されることによつて動作させられる。
同図において、１はメモリアレイであり、メモ
リセル１ａないし１ｄ、ワード線W1ないしWn及
びデータ線Dp，pないしDo，oから構成されて
いる。メモリセルは、特に制限されないが、１ａ
を代表として詳細に示されているように、駆動
MOSFETQ1，Q2と、負荷高抵抗R1，R2で構成
されたスタテイツク型フリツプフロツプ回路と、
このスタテイツク型フリツプフロツプ回路の入出
力端子と一対のデータ線D1，1との間にそれぞ
れ設けられた伝送ゲートMOSFETQ3，Q4とで構
成されている。上記メモリセルは、抵抗R1とR2
の接続点に電源端子VDDに供給される電源電圧が
供給されることによつてデータを保持する。
リセル１ａないし１ｄ、ワード線W1ないしWn及
びデータ線Dp，pないしDo，oから構成されて
いる。メモリセルは、特に制限されないが、１ａ
を代表として詳細に示されているように、駆動
MOSFETQ1，Q2と、負荷高抵抗R1，R2で構成
されたスタテイツク型フリツプフロツプ回路と、
このスタテイツク型フリツプフロツプ回路の入出
力端子と一対のデータ線D1，1との間にそれぞ
れ設けられた伝送ゲートMOSFETQ3，Q4とで構
成されている。上記メモリセルは、抵抗R1とR2
の接続点に電源端子VDDに供給される電源電圧が
供給されることによつてデータを保持する。
上記抵抗R1，R2は、データ保持状態における
メモリセルの消費電力を減少させるため、例えば
数メグオームないし数ギガオームのような高抵抗
値にされる。上記抵抗R1，R2は、メモリセルの
占有面積を減少させるため、例えば、MOSFET
を形成する半導体基板の表面に比較的厚い厚さの
フイールド絶縁膜を介して形成された比較的高比
抵抗のポリシリコン層から構成されている。
メモリセルの消費電力を減少させるため、例えば
数メグオームないし数ギガオームのような高抵抗
値にされる。上記抵抗R1，R2は、メモリセルの
占有面積を減少させるため、例えば、MOSFET
を形成する半導体基板の表面に比較的厚い厚さの
フイールド絶縁膜を介して形成された比較的高比
抵抗のポリシリコン層から構成されている。
上記メモリセル１ａないし１ｄは、図示のよう
にマトリツクス状に配置される。すなわち、同じ
行に配置されたメモリセル１ａ，１ｃ及び１ｂ，
１ｄ等の選択端子としての伝送ゲートMOSFET
のゲートは、ワード線W1，Wnに接続されてい
る。同じ列に配置されたメモリセル１ａ，１ｂ及
び１ｃ，１ｄ等の一対の入出力端子は、一対のデ
ータ線D1、1及びDo，oにそれぞれ接続されて
いる。
にマトリツクス状に配置される。すなわち、同じ
行に配置されたメモリセル１ａ，１ｃ及び１ｂ，
１ｄ等の選択端子としての伝送ゲートMOSFET
のゲートは、ワード線W1，Wnに接続されてい
る。同じ列に配置されたメモリセル１ａ，１ｂ及
び１ｃ，１ｄ等の一対の入出力端子は、一対のデ
ータ線D1、1及びDo，oにそれぞれ接続されて
いる。
これらの各列に対応するデータ線は、それぞれ
カラムスイツチとしての伝送ゲート
MOSFETQ9，Q10及びQ11，Q12を介して共通デ
ータ線CD，に接続されている。
カラムスイツチとしての伝送ゲート
MOSFETQ9，Q10及びQ11，Q12を介して共通デ
ータ線CD，に接続されている。
上記ワード線W1ないしWnは、Ｘアドレスデコ
ーダ回路２の出力端子に接続され、Ｘアドレスデ
コーダ回路２によつて選択される。
ーダ回路２の出力端子に接続され、Ｘアドレスデ
コーダ回路２によつて選択される。
一方、カラムスイツチとしてのMOSFETQ9，
Q10及びQ11，Q12のゲートは、それぞれＹアドレ
スデコーダ回路３の出力端子に接続され、Ｙアド
レスデコーダ回路３によつて選択される。
Q10及びQ11，Q12のゲートは、それぞれＹアドレ
スデコーダ回路３の出力端子に接続され、Ｙアド
レスデコーダ回路３によつて選択される。
上記Ｘアドレスデコーダ回路２には、アドレス
バツフア回路BX1ないしBXkを介して、アドレス
入力端子AX1ないしAXkに供給されたアドレス
信号が供給される。
バツフア回路BX1ないしBXkを介して、アドレス
入力端子AX1ないしAXkに供給されたアドレス
信号が供給される。
上記Ｙアドレスデコーダ回路３には、同様にア
ドレスバツフア回路BY1ないしBYを介してア
ドレス入力端子AY1ないしAYに供給されたア
ドレス信号が供給される。
ドレスバツフア回路BY1ないしBYを介してア
ドレス入力端子AY1ないしAYに供給されたア
ドレス信号が供給される。
一対の共通データ線CD，は、一方において
センスアンプ４の一対の入力端子に接続され、他
方において、伝送ゲートMOSFETQ13，Q14を介
して書込回路６の出力端子に接続されている。
センスアンプ４の一対の入力端子に接続され、他
方において、伝送ゲートMOSFETQ13，Q14を介
して書込回路６の出力端子に接続されている。
センスアンプ４の出力信号は、出力バツフア回
路５の入力端子に伝えられる。
路５の入力端子に伝えられる。
センスアンプ４は、チツプ選択端子に供給
されるチツプ選択信号が回路の接地電位のような
ロウレベルにされると、これに応じて制御回路７
から供給される信号CSがハイレベルにされるこ
とによつて活性化される。
されるチツプ選択信号が回路の接地電位のような
ロウレベルにされると、これに応じて制御回路７
から供給される信号CSがハイレベルにされるこ
とによつて活性化される。
上記出力バツフア回路５は、実質的に出力端子
フローてイング状態を含む３状態回路から構成さ
れる。制御回路７から出力される上記信号CSが
ロウレベルなら、上記出力バツフア回路５の出力
端子DOUTはフローテイング状態とされる。
フローてイング状態を含む３状態回路から構成さ
れる。制御回路７から出力される上記信号CSが
ロウレベルなら、上記出力バツフア回路５の出力
端子DOUTはフローテイング状態とされる。
上記信号CSがハイレベルなら、上記出力バツ
フア回路５の出力端子DOUTは、上記センスアンプ
４からの出力レベルに対応したロウレベル又はハ
イレベルにされる。
フア回路５の出力端子DOUTは、上記センスアンプ
４からの出力レベルに対応したロウレベル又はハ
イレベルにされる。
この実施例では、外部端子の削減を図るために
外部端子WE／Dioにより、読出／書込信号と入力
データ信号とが時系列的に多重化されて供給され
る。そして、特に制限されないが、後述するよう
にチツプ選択信号を用いて書込回路６に供給され
る読出／書込信号WE′と入力データ信号Dio′とが
再生される。
外部端子WE／Dioにより、読出／書込信号と入力
データ信号とが時系列的に多重化されて供給され
る。そして、特に制限されないが、後述するよう
にチツプ選択信号を用いて書込回路６に供給され
る読出／書込信号WE′と入力データ信号Dio′とが
再生される。
この多重化信号を再生する一実施例回路が、第
２図に示されている。
２図に示されている。
上記外部端子／Dioから供給された信号は、
一方において伝送ゲートMOSFETQ15を通して、
ラツチ回路Ｆ／Ｆの入力端子に取り込まれ、他方
において、そのまま入力データ信号Dioとして第
１図の書込回路に供給される。上記伝送ゲート
MOSFETQ15のゲートには、外部端子から供
給されたチツプ選択信号が印加されており、この
信号のロウレベルの立ち下りに同期して
MOSFETQ15がオフして、サンプリングが行な
われる。また、ラツチ回路Ｆ／Ｆは、上記信号
CSで活性化され、この信号CSのハイレベルの立
ち上りに同期して、上記取り込んだ信号レベルの
反転信号を出力し、上記MOSFETQ13，Q14のゲ
ートに伝えられるべき読出／書込制御信号′
を形成する。
一方において伝送ゲートMOSFETQ15を通して、
ラツチ回路Ｆ／Ｆの入力端子に取り込まれ、他方
において、そのまま入力データ信号Dioとして第
１図の書込回路に供給される。上記伝送ゲート
MOSFETQ15のゲートには、外部端子から供
給されたチツプ選択信号が印加されており、この
信号のロウレベルの立ち下りに同期して
MOSFETQ15がオフして、サンプリングが行な
われる。また、ラツチ回路Ｆ／Ｆは、上記信号
CSで活性化され、この信号CSのハイレベルの立
ち上りに同期して、上記取り込んだ信号レベルの
反転信号を出力し、上記MOSFETQ13，Q14のゲ
ートに伝えられるべき読出／書込制御信号′
を形成する。
この動作を、第３図のタイミング図に従つて説
明する。
明する。
書込動作の場合、チツプ選択信号の立ち下
り前に、多重化された信号／Dioがロウレベル
にされる。したがつて、チツプ選択信号がロ
ウレベルにされることによつて、MOSFETQ15
がオフされるとかかるMOSFETQ15のオフ直前
のロウレベル信号がラツチ回路Ｆ／Ｆの入力側に
保持されることとなる。次に、入力バツフア回路
BAを介して得られる内部チツプ選択信号CSが外
部からのチツプ選択信号CSのロウレバルへの変
化に応じてハイレベルに変化されると、これによ
つてラツチ回路Ｆ／Ｆが活性化される。その結
果、内部チツプ選択信号CSの立上りに同期して、
ラツチ回路Ｆ／Ｆは、その入力側に保持されてい
る信号レベルと反対のレベルであるハイレベルの
信号WE′を出力することとなる。
り前に、多重化された信号／Dioがロウレベル
にされる。したがつて、チツプ選択信号がロ
ウレベルにされることによつて、MOSFETQ15
がオフされるとかかるMOSFETQ15のオフ直前
のロウレベル信号がラツチ回路Ｆ／Ｆの入力側に
保持されることとなる。次に、入力バツフア回路
BAを介して得られる内部チツプ選択信号CSが外
部からのチツプ選択信号CSのロウレバルへの変
化に応じてハイレベルに変化されると、これによ
つてラツチ回路Ｆ／Ｆが活性化される。その結
果、内部チツプ選択信号CSの立上りに同期して、
ラツチ回路Ｆ／Ｆは、その入力側に保持されてい
る信号レベルと反対のレベルであるハイレベルの
信号WE′を出力することとなる。
したがつて、MOSFETQ13，Q14がオンして、
書込回路６の出力端子と共通データ線CD、が
接続されることとなる。このとき、多重化された
信号WE／Dinをそのまま書き込みデータとした
場合、すなわち、多重化信号WE／Dinを第３図
の破線波形のようにロウレベルのままにした場合
には、ロウレベル（“０”）の書込みが行なわれ
る。これに対し、多重化信号WE／Dinを第３図
の実線波形のようにハイレベルに変化させると、
ハイレベル（“１”）の書き込みにが行なわれる。
書込回路６の出力端子と共通データ線CD、が
接続されることとなる。このとき、多重化された
信号WE／Dinをそのまま書き込みデータとした
場合、すなわち、多重化信号WE／Dinを第３図
の破線波形のようにロウレベルのままにした場合
には、ロウレベル（“０”）の書込みが行なわれ
る。これに対し、多重化信号WE／Dinを第３図
の実線波形のようにハイレベルに変化させると、
ハイレベル（“１”）の書き込みにが行なわれる。
すなわち、同図において、多重化信号を実線で
示すように書込動作サイクル終了前に所定の時間
もつてハイレベルに変化されると、“１”書込み
が行なわれ、同図点線で示すようにロウレベリの
ままとすると、“０”書込みが行われる。
示すように書込動作サイクル終了前に所定の時間
もつてハイレベルに変化されると、“１”書込み
が行なわれ、同図点線で示すようにロウレベリの
ままとすると、“０”書込みが行われる。
なお、読み出し時では、チツプ選択信号CSの
立ち下がり時において、多重化信号WE／Dinが
ハイレベルのままとされるので、ラツチ回路Ｆ／
Ｆで形成された信号WE′がロウレベルのままとさ
れることなる。これに応じてMOSFETQ13，Q14
がオンすることがないので、通常の読み出し動作
を行なう。
立ち下がり時において、多重化信号WE／Dinが
ハイレベルのままとされるので、ラツチ回路Ｆ／
Ｆで形成された信号WE′がロウレベルのままとさ
れることなる。これに応じてMOSFETQ13，Q14
がオンすることがないので、通常の読み出し動作
を行なう。
この実施例では、書込み時において、前述のよ
うに最初“０”書込みを行ない、後に“１”書込
みを行なうことによつて最終的に“１”書込みを
行なうようにするものであるが、前述のように書
込みに要する時間が短いため、読出し動作時間で
規定される動作サイクル間に、上記の２回書込み
を行なうだけの十分な時間的余裕があるので問題
はない。
うに最初“０”書込みを行ない、後に“１”書込
みを行なうことによつて最終的に“１”書込みを
行なうようにするものであるが、前述のように書
込みに要する時間が短いため、読出し動作時間で
規定される動作サイクル間に、上記の２回書込み
を行なうだけの十分な時間的余裕があるので問題
はない。
したがつて、上記信号の時系列的な多重化によ
つて、外部端子の削減を図ることができる。
つて、外部端子の削減を図ることができる。
これにより、同一の外部端子の下で、記憶容量
を２倍にすることができる。すなわち、同一の外
部端子数のもとにおいては、上記の多重化の結果
として生ずる使用しなくても良くなつた外部端子
を、例えばアドレス入力端子として使用すること
が出来るようになる。外部端子のこのような変更
によつて、アドレス信号を１ビツト増加すること
ができ、これによつて指定できるメモリアドレス
の範囲を２倍にできる。すなわち、指定できるア
ドレス範囲の増大によつて記憶容量を２倍にする
ことが出来る。これに対して、上記の多重化によ
つて外部端子の削減を行なう場合は、外部端子の
削減により、同一の記憶容量の下に、より小型の
パツケージに実装できる。さらに、外部端子の削
減により、比較的大きな占有面積を必要とするボ
ンデイングパツドが削減できるため、ICチツプ
の高密度化を図ることができる。さらに、ワイヤ
ボンデイング等の組立工数の削減が図られる等
種々の利点が生じる。
を２倍にすることができる。すなわち、同一の外
部端子数のもとにおいては、上記の多重化の結果
として生ずる使用しなくても良くなつた外部端子
を、例えばアドレス入力端子として使用すること
が出来るようになる。外部端子のこのような変更
によつて、アドレス信号を１ビツト増加すること
ができ、これによつて指定できるメモリアドレス
の範囲を２倍にできる。すなわち、指定できるア
ドレス範囲の増大によつて記憶容量を２倍にする
ことが出来る。これに対して、上記の多重化によ
つて外部端子の削減を行なう場合は、外部端子の
削減により、同一の記憶容量の下に、より小型の
パツケージに実装できる。さらに、外部端子の削
減により、比較的大きな占有面積を必要とするボ
ンデイングパツドが削減できるため、ICチツプ
の高密度化を図ることができる。さらに、ワイヤ
ボンデイング等の組立工数の削減が図られる等
種々の利点が生じる。
この発明は、前記実施例に限定されない。
多重化された読出／書込制御信号をサンプリン
グ保持するためのタイミング信号は、アドレス信
号に基づいて形成するものであつてもよい。
グ保持するためのタイミング信号は、アドレス信
号に基づいて形成するものであつてもよい。
また、書込データも、上記同様に適当なタイミ
ングでサンプリングして得るものであつてもよ
い。
ングでサンプリングして得るものであつてもよ
い。
この発明は、MOSスタテイツク型RAMの他バ
イポーラトランジスタで構成されたスタテイツク
型RAMにも同様に適用できる。
イポーラトランジスタで構成されたスタテイツク
型RAMにも同様に適用できる。
第１図は、この発明の一実施例を示すMOSス
タテイツク型RAMの回路図、第２図は、その要
部一実施例を示す回路図、第３図は、その動作を
説明するためのタイミング図である。 １……メモリアレイ、２……Ｘアドレスデコー
ダ回路、３……Ｙアドレスデコーダ回路、４……
センスアンプ、５……出力バツフア回路、６……
書込回路、７……制御回路、８……外部電源装
置。
タテイツク型RAMの回路図、第２図は、その要
部一実施例を示す回路図、第３図は、その動作を
説明するためのタイミング図である。 １……メモリアレイ、２……Ｘアドレスデコー
ダ回路、３……Ｙアドレスデコーダ回路、４……
センスアンプ、５……出力バツフア回路、６……
書込回路、７……制御回路、８……外部電源装
置。
Claims (1)
- 【特許請求の範囲】 １ 複数のメモリセルとワード線とデータ線とか
らなるるメモリアレイと、入力アドレス信号をデ
コードし上記ワード線を選択する第１アドレスデ
コード回路と、コモンデータ線と、上記データ線
とコモンデータ線との間に設けられたカラムスイ
ツチと、入力アドレス信号をデコードし上記カラ
ムスイツチをスイツチ制御する第２アドレスデコ
ード回路と、上記コモンデータ線に入力端子が接
続されてなるセンスアンプとかかるセンスアンプ
の出力が供給される出力バツフア回路とからなり
かつ外部端子からのチツプ選択のための第１の制
御信号によつてその動作が制御される読出回路
と、外部からの入力データ信号を受ける書込回路
と、書込み制御のための第２制御信号によつてそ
の動作が制御されて上記書込回路の出力が上記コ
モンデータ線に与えられるようにする第１ゲート
手段と、制御回路と、を備えてなるランダム・ア
クセス・メモリであつて、 上記入力データ信号を受けるための外部端子と
上記第２制御信号を受けるための外部端子とが共
通の外部端子とされてなり、 上記制御回路が、上記外部端子を介して供給さ
れる上記第１制御信号によつて動作制御され上記
第１制御信号のチツプ非選択レベルからチツプ選
択レベルへの変化時に上記共通の外部端子の信号
のサンプリングを行なう第２ゲート手段と、上記
第１制御信号のチツプ選択レベルによつて活性化
されて上記第２ゲート手段によるサンプリング信
号を取り込むラツチ回路とを備えてなり、 上記ラツチ回路の出力が上記第２制御信号とし
て上記第１ゲート手段に供給されるようにされて
なることを特徴とするランダム・アクセス・メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149466A JPS5853082A (ja) | 1981-09-24 | 1981-09-24 | スタテイツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149466A JPS5853082A (ja) | 1981-09-24 | 1981-09-24 | スタテイツク型ｒａｍ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2126726A Division JPH03201296A (ja) | 1990-05-18 | 1990-05-18 | Ｒａｍの制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5853082A JPS5853082A (ja) | 1983-03-29 |
| JPH0449196B2 true JPH0449196B2 (ja) | 1992-08-10 |
Family
ID=15475747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56149466A Granted JPS5853082A (ja) | 1981-09-24 | 1981-09-24 | スタテイツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853082A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59110090A (ja) * | 1982-12-14 | 1984-06-25 | Nec Corp | メモリ回路 |
| JPH0641648B2 (ja) * | 1984-02-29 | 1994-06-01 | 帝人株式会社 | 潜在嵩高性マルチフイラメントの製造法及びその紡糸口金 |
| JPH0831275B2 (ja) * | 1986-09-09 | 1996-03-27 | 日本電気株式会社 | メモリ回路 |
| JPH03201296A (ja) * | 1990-05-18 | 1991-09-03 | Hitachi Ltd | Ｒａｍの制御方式 |
| US5511024A (en) * | 1993-06-02 | 1996-04-23 | Rambus, Inc. | Dynamic random access memory system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53113437A (en) * | 1977-03-15 | 1978-10-03 | Fujitsu Ltd | Semiconductor memory unit |
| JPS542029A (en) * | 1977-06-07 | 1979-01-09 | Fujitsu Ltd | Ic memory having address data common terminal |
| JPS54128226A (en) * | 1978-03-29 | 1979-10-04 | Hitachi Ltd | Random access memory |
-
1981
- 1981-09-24 JP JP56149466A patent/JPS5853082A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53113437A (en) * | 1977-03-15 | 1978-10-03 | Fujitsu Ltd | Semiconductor memory unit |
| JPS542029A (en) * | 1977-06-07 | 1979-01-09 | Fujitsu Ltd | Ic memory having address data common terminal |
| JPS54128226A (en) * | 1978-03-29 | 1979-10-04 | Hitachi Ltd | Random access memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5853082A (ja) | 1983-03-29 |
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