JPS63272066A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63272066A JPS63272066A JP62104736A JP10473687A JPS63272066A JP S63272066 A JPS63272066 A JP S63272066A JP 62104736 A JP62104736 A JP 62104736A JP 10473687 A JP10473687 A JP 10473687A JP S63272066 A JPS63272066 A JP S63272066A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に相補型ＭＯ
３半導体装置の製造方法に関する。
３半導体装置の製造方法に関する。
一部に、相補型ＭＯ３（以下、Ｃ−ＭＯＳと称する）半
導体装置は、消費電力が小さいという利点を有している
が、Ｐチャネル、Ｎチャネルの各ＭＯ３）ランジスタを
形成しなければならないため、製造工程が煩雑であると
いう欠点がある。
導体装置は、消費電力が小さいという利点を有している
が、Ｐチャネル、Ｎチャネルの各ＭＯ３）ランジスタを
形成しなければならないため、製造工程が煩雑であると
いう欠点がある。
例えば、従来のＣ−ＭＯＳの製造方法を第３図（ａ）乃
至（ｄ）に示す。
至（ｄ）に示す。
先ず、同図（ａ）のように、例えばＰ型シリコン基板３
１の一部に選択的にＮ型ウェル領域３２を形成した後、
フィールド酸化膜３３を形成して活性化領域を画成する
。そして、この上にゲート酸化膜３４を形成し、更に全
面に多結晶シリコンを成長した上で、これを写真蝕刻技
術を用いてパターニングすることによりゲート電極３５
Ｎ、３５Ｐを形成する。
１の一部に選択的にＮ型ウェル領域３２を形成した後、
フィールド酸化膜３３を形成して活性化領域を画成する
。そして、この上にゲート酸化膜３４を形成し、更に全
面に多結晶シリコンを成長した上で、これを写真蝕刻技
術を用いてパターニングすることによりゲート電極３５
Ｎ、３５Ｐを形成する。
次いで、同図（ｂ）のように、ＰＭＯ３形成領域をレジ
スト３６で覆い、砒素（Ａｓ）をイオン注入で導入し、
ＮチャネルＭＯ３Ｉ−ランジスタのソース・ドレイン領
域３７Ｎを形成する。
スト３６で覆い、砒素（Ａｓ）をイオン注入で導入し、
ＮチャネルＭＯ３Ｉ−ランジスタのソース・ドレイン領
域３７Ｎを形成する。
続いて、第３図（Ｃ）のように、今度はＮＭＯ３形成領
域をレジスト３８で覆い、ボロン（Ｂ）をイオン注入で
導入し、ＰチャネルＭＯＳトランジスタのソース・ドレ
イン領域３７Ｐを形成する。
域をレジスト３８で覆い、ボロン（Ｂ）をイオン注入で
導入し、ＰチャネルＭＯＳトランジスタのソース・ドレ
イン領域３７Ｐを形成する。
以下、通常の工程に従って眉間絶縁膜３９の堆積、コン
タクトホール３９ａの開孔、配線４０の形成を行なうこ
とにより、同図（ｄ）のように、Ｃ−ＭＯ３半導体装置
が完成される。
タクトホール３９ａの開孔、配線４０の形成を行なうこ
とにより、同図（ｄ）のように、Ｃ−ＭＯ３半導体装置
が完成される。
しかしながら、従来のＣ−ＭＯＳの形成方法では、上述
したように写真蝕刻技術がゲート電極３５Ｎ、３５Ｐの
形成からソース・ドレイン領域３７Ｎ、３７Ｐの形成ま
で３回あり、工程が複雑でコストが高くなるという問題
が生じている。
したように写真蝕刻技術がゲート電極３５Ｎ、３５Ｐの
形成からソース・ドレイン領域３７Ｎ、３７Ｐの形成ま
で３回あり、工程が複雑でコストが高くなるという問題
が生じている。
また、最近ＭＯ３）ランジスタのゲート実効長が短くな
るにつれて、ホットエレクトロンによるトランジスタの
劣化等の対策のため、ソース・ドレイン領域に低濃度不
純物領域を形成したＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ ）構造のトランジスタが採用されてい
るが、この種のトランジスタの製造方法では、ＬＤＤを
形成するために写真蝕刻工程を更に増加させる必要があ
る。
るにつれて、ホットエレクトロンによるトランジスタの
劣化等の対策のため、ソース・ドレイン領域に低濃度不
純物領域を形成したＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ ）構造のトランジスタが採用されてい
るが、この種のトランジスタの製造方法では、ＬＤＤを
形成するために写真蝕刻工程を更に増加させる必要があ
る。
本発明は工程の簡略化及び低コスト化を可能にした半導
体装置の製造方法を提供することを目的としている。
体装置の製造方法を提供することを目的としている。
本発明の半導体装置の製造方法は、一の導電型の半導体
基板に第１導電型素子及び第２導電型素子の各領域を画
成しかつ各領域にゲート絶縁膜を形成する工程と、半導
体基板上に多結晶半導体膜を形成する工程と、この多結
晶半導体膜を第２導電型素子領域でそのまま残し、第１
導電型素子領域でゲート電極に形成する工程と、前記第
１導電型素子領域に第１導電型不純物を導入してソース
・ドレイン領域を形成する工程と、前記第１導電型素子
領域をフォトレジスト等で被覆した上で、第２導電型素
子領域に前記多結晶半導体膜でゲート電極を形成する工
程と、前記第２導電型素子領域に第２導電型不純物を導
入してソース・ドレイン領域を形成する工程を含んでい
る。
基板に第１導電型素子及び第２導電型素子の各領域を画
成しかつ各領域にゲート絶縁膜を形成する工程と、半導
体基板上に多結晶半導体膜を形成する工程と、この多結
晶半導体膜を第２導電型素子領域でそのまま残し、第１
導電型素子領域でゲート電極に形成する工程と、前記第
１導電型素子領域に第１導電型不純物を導入してソース
・ドレイン領域を形成する工程と、前記第１導電型素子
領域をフォトレジスト等で被覆した上で、第２導電型素
子領域に前記多結晶半導体膜でゲート電極を形成する工
程と、前記第２導電型素子領域に第２導電型不純物を導
入してソース・ドレイン領域を形成する工程を含んでい
る。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｄ）は本発明の第１実施例を製造工
程順に示す断面図である。
程順に示す断面図である。
先ず、第１図（ａ）のようにＰ型シリコン基板１１の一
部にＮ型ウェル領域１２を形成した後、選択酸化力によ
りフィールド酸化膜１３を１．ｃｚｍの厚さに形成する
。また、活性化領域にはゲート酸化膜１４を厚さ５００
人で形成する。そして、全面に多結晶シリコン１５を堆
積する。
部にＮ型ウェル領域１２を形成した後、選択酸化力によ
りフィールド酸化膜１３を１．ｃｚｍの厚さに形成する
。また、活性化領域にはゲート酸化膜１４を厚さ５００
人で形成する。そして、全面に多結晶シリコン１５を堆
積する。
続いて、同図（ｂ）のように、フォトレジスト１６を利
用した写真蝕刻技術を用いてＮＭＯ３形成領域の多結晶
シリコン１５のみをパターニングしてＮチャネルＭＯＳ
トランジスタのゲート電極１５Ｎを形成する。そして、
形成後に砒素のイオン注入を行い、ＮチャネルＭｏＳト
ランジスタのソース・ドレイン領域１７Ｎを形成する。
用した写真蝕刻技術を用いてＮＭＯ３形成領域の多結晶
シリコン１５のみをパターニングしてＮチャネルＭＯＳ
トランジスタのゲート電極１５Ｎを形成する。そして、
形成後に砒素のイオン注入を行い、ＮチャネルＭｏＳト
ランジスタのソース・ドレイン領域１７Ｎを形成する。
次に、同図（Ｃ）のように、前記フォトレジスト１６を
除去した後、改めてフォトレジスト１８を利用した写真
蝕刻技術によりＰＭＯＳ形成領域に残された多結晶シリ
コン１５をパターニングしてＰチャネルＭＯ３Ｉ−ラン
ジスタのゲート電極１５Ｐを形成する。このとき、Ｎ
Ｍ ＯＳ 領域は前記フォトレジスト１８で覆っておく
。そして、この状態でボロンのイオン注入を行い、Ｐチ
ャネルＭＯＳトランジスタのソース・ドレイン領域１７
ｐを形成する。
除去した後、改めてフォトレジスト１８を利用した写真
蝕刻技術によりＰＭＯＳ形成領域に残された多結晶シリ
コン１５をパターニングしてＰチャネルＭＯ３Ｉ−ラン
ジスタのゲート電極１５Ｐを形成する。このとき、Ｎ
Ｍ ＯＳ 領域は前記フォトレジスト１８で覆っておく
。そして、この状態でボロンのイオン注入を行い、Ｐチ
ャネルＭＯＳトランジスタのソース・ドレイン領域１７
ｐを形成する。
以下、同図（ｄ）のようにフォトレジスト１８を除去後
、通常の工程に従い、層間絶縁膜１９の堆積、コンタク
トホール１９ａの開孔、配線２０を形成することにより
、Ｃ−ＭＯ３半導体装置を完成する。
、通常の工程に従い、層間絶縁膜１９の堆積、コンタク
トホール１９ａの開孔、配線２０を形成することにより
、Ｃ−ＭＯ３半導体装置を完成する。
以上の工程では、ゲート電極１５Ｎ、１５Ｐの形成から
ソース・ドレイン領域１７Ｎ、１７Ｐの形成まで２回の
写真蝕刻工程で形成でき、工程の簡略化を達成できる。
ソース・ドレイン領域１７Ｎ、１７Ｐの形成まで２回の
写真蝕刻工程で形成でき、工程の簡略化を達成できる。
第２図（ａ）及び（ｂ）は本発明の第２実施例の主要工
程を示す断面図であり、この実施例ではＬＤＤ構造のト
ランジスタに本発明を適用した例を示している。
程を示す断面図であり、この実施例ではＬＤＤ構造のト
ランジスタに本発明を適用した例を示している。
先ず、第２図（ａ）のように、第１実施例と同様にＰ型
シリコン基板２１にＮ型ウェル２２．フィールド酸化Ｍ
、２３．ゲート酸化膜２４を順次形成し、更に多結晶シ
リコン２５を形成してこれをフォトレジスト２６により
パターニングしてＮチャネルＭＯ３）ランジスタの電極
２５Ｎを形成する。そして、砒素を低ドーズ量でイオン
注入して浅い拡散層２７Ｎ′を形成する。
シリコン基板２１にＮ型ウェル２２．フィールド酸化Ｍ
、２３．ゲート酸化膜２４を順次形成し、更に多結晶シ
リコン２５を形成してこれをフォトレジスト２６により
パターニングしてＮチャネルＭＯ３）ランジスタの電極
２５Ｎを形成する。そして、砒素を低ドーズ量でイオン
注入して浅い拡散層２７Ｎ′を形成する。
続いて、同図（ｂ）に示すように、シリコン酸化膜等の
絶縁膜を堆積させた上で、これを異方性エツチング法に
よりエッチバックして、前記ゲート電極２５Ｎの側壁に
サイドウオール２５′を形成し、この状態で砒素を高ド
ーズ量でイオン注入して深い拡散層２７Ｎ＃を形成する
。これにより、ＬＤＤ構造のソース・ドレイン領域２７
Ｎが形成され、ＮチャネルＭＯ３）ランジスタが形成さ
れる。
絶縁膜を堆積させた上で、これを異方性エツチング法に
よりエッチバックして、前記ゲート電極２５Ｎの側壁に
サイドウオール２５′を形成し、この状態で砒素を高ド
ーズ量でイオン注入して深い拡散層２７Ｎ＃を形成する
。これにより、ＬＤＤ構造のソース・ドレイン領域２７
Ｎが形成され、ＮチャネルＭＯ３）ランジスタが形成さ
れる。
以下、説明は省略するが、第１実施例の第１図（Ｃ）及
び（ｄ）の工程を実行することにより、ＬＤＤ構造のＮ
チャネルＭＯＳトランジスタと、通常のＰチャネルＭＯ
３）ランジスタとで構成されるＣ−ＭＯ３半導体装置が
完成される。
び（ｄ）の工程を実行することにより、ＬＤＤ構造のＮ
チャネルＭＯＳトランジスタと、通常のＰチャネルＭＯ
３）ランジスタとで構成されるＣ−ＭＯ３半導体装置が
完成される。
この実施例においても、ゲート電極からソース・ドレイ
ン領域の形成まで、２回の写真蝕刻技術で製造できる。
ン領域の形成まで、２回の写真蝕刻技術で製造できる。
なお、前記実施例はＮチャネルＭＯＳトランジスタにつ
いて説明したが、ＰチャネルＭＯ３Ｉ−ランジスタにお
いても同様に適用できる。
いて説明したが、ＰチャネルＭＯ３Ｉ−ランジスタにお
いても同様に適用できる。
以上説明したように本発明は、半導体基板上に形成した
多結晶半導体膜を第２導電型素子領域でそのまま残し、
第１導電型素子領域でゲート電極に形成するとともにソ
ース・ドレイン領域を形成し、次いで第１導電型素子領
域をフォトレジスト等で被覆した上で、第２導電型素子
領域に前記多結晶半導体膜でゲート電極を形成するとと
もにソース・ドレイン領域を形成しているので、ゲート
電極形成からＣ−ＭＯ３完成までにおける写真蝕刻工程
数を低減でき、工程の簡略及び低コスト化を実現で・き
る。また、これはＬＤＤ構造のトランジスタを製造する
場合でも同様である。
多結晶半導体膜を第２導電型素子領域でそのまま残し、
第１導電型素子領域でゲート電極に形成するとともにソ
ース・ドレイン領域を形成し、次いで第１導電型素子領
域をフォトレジスト等で被覆した上で、第２導電型素子
領域に前記多結晶半導体膜でゲート電極を形成するとと
もにソース・ドレイン領域を形成しているので、ゲート
電極形成からＣ−ＭＯ３完成までにおける写真蝕刻工程
数を低減でき、工程の簡略及び低コスト化を実現で・き
る。また、これはＬＤＤ構造のトランジスタを製造する
場合でも同様である。
第１図（ａ）乃至第１図（ｄ）は本発明の第１実施例を
工程順に示す断面図、第２図（ａ）及び第２図（ｂ）は
第２実施例の主要工程を示す断面図、第３図（ａ）乃至
第３図（ｄ）は従来の製造方法を工程順に示す断面図で
ある。 １１．２１．３１・・・Ｐ型シリコン基板、１２，２２
．３２・・・Ｎ型ウェル、１３，２３．３３・・・フィ
ールド酸化膜、１４，２４．３４・・・ゲート酸化膜、
１５．２５・・・多結晶シリコン、１５Ｎ、２５Ｎ。 ３５Ｎ・・・ＮＭＯＳゲート電極、１５Ｐ、２５Ｐ。 ３５Ｐ・・・ＰＭＯＳゲート電極、１６，２６．３６・
・・フォトレジスト、１７Ｎ、２７Ｎ、３７Ｎ・・・Ｎ
ＭＯＳソース・ドレイン領域、１７Ｐ、２７Ｐ。 ３７Ｐ・・・ＰＭＯＳソニス・ドレイン領域、２７Ｎ’
・・・低ドーズ量浅い拡散層、２７Ｎ″・・・高ドーズ
領域深い拡散層、１８．３８・・・フォトレジスト、１
９．３９・・・層間絶縁膜、２０．４０・・・配線。 第１図 第１図 １／Ｎ 第３図 第３図
工程順に示す断面図、第２図（ａ）及び第２図（ｂ）は
第２実施例の主要工程を示す断面図、第３図（ａ）乃至
第３図（ｄ）は従来の製造方法を工程順に示す断面図で
ある。 １１．２１．３１・・・Ｐ型シリコン基板、１２，２２
．３２・・・Ｎ型ウェル、１３，２３．３３・・・フィ
ールド酸化膜、１４，２４．３４・・・ゲート酸化膜、
１５．２５・・・多結晶シリコン、１５Ｎ、２５Ｎ。 ３５Ｎ・・・ＮＭＯＳゲート電極、１５Ｐ、２５Ｐ。 ３５Ｐ・・・ＰＭＯＳゲート電極、１６，２６．３６・
・・フォトレジスト、１７Ｎ、２７Ｎ、３７Ｎ・・・Ｎ
ＭＯＳソース・ドレイン領域、１７Ｐ、２７Ｐ。 ３７Ｐ・・・ＰＭＯＳソニス・ドレイン領域、２７Ｎ’
・・・低ドーズ量浅い拡散層、２７Ｎ″・・・高ドーズ
領域深い拡散層、１８．３８・・・フォトレジスト、１
９．３９・・・層間絶縁膜、２０．４０・・・配線。 第１図 第１図 １／Ｎ 第３図 第３図
Claims (2)
- （１）一の導電型の半導体基板に第１導電型素子及び第
２導電型素子の各領域を画成しかつ各領域にゲート絶縁
膜を形成する工程と、前記半導体基板上に多結晶半導体
膜を形成する工程と、この多結晶半導体膜を第２導電型
素子領域でそのまま残し、第１導電型素子領域でゲート
電極に形成する工程と、前記第１導電型素子領域に第１
導電型不純物を導入してソース・ドレイン領域を形成す
る工程と、前記第１導電型素子領域をフォトレジスト等
で被覆した上で、第２導電型素子領域に前記多結晶半導
体膜でゲート電極を形成する工程と、前記第２導電型素
子領域に第２導電型不純物を導入してソース・ドレイン
領域を形成する工程を含むことを特徴とする半導体装置
の製造方法。 - （２）ゲート電極形成後に、低ドーズ量で不純物を導入
して浅い拡散層を形成する工程と、その後絶縁膜を堆積
しかつこれを異方性エッチングしてゲート電極の側面に
絶縁膜を残す工程と、高ドーズ量で不純物を導入して深
い拡散層を形成する工程を含む特許請求の範囲第１項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62104736A JPS63272066A (ja) | 1987-04-30 | 1987-04-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62104736A JPS63272066A (ja) | 1987-04-30 | 1987-04-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63272066A true JPS63272066A (ja) | 1988-11-09 |
Family
ID=14388781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62104736A Pending JPS63272066A (ja) | 1987-04-30 | 1987-04-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63272066A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786423A (ja) * | 1993-09-14 | 1995-03-31 | Nec Corp | Ｍｉｓ型半導体集積回路装置の製造方法 |
| JP2002368123A (ja) * | 2001-06-07 | 2002-12-20 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843556A (ja) * | 1981-09-08 | 1983-03-14 | Toshiba Corp | 相補型半導体装置の製造方法 |
| JPS61183967A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | 半導体装置の製造方法 |
-
1987
- 1987-04-30 JP JP62104736A patent/JPS63272066A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843556A (ja) * | 1981-09-08 | 1983-03-14 | Toshiba Corp | 相補型半導体装置の製造方法 |
| JPS61183967A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (2)
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|---|---|---|---|---|
| JPH0786423A (ja) * | 1993-09-14 | 1995-03-31 | Nec Corp | Ｍｉｓ型半導体集積回路装置の製造方法 |
| JP2002368123A (ja) * | 2001-06-07 | 2002-12-20 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
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