JPH0786423A - Mis型半導体集積回路装置の製造方法 - Google Patents
Mis型半導体集積回路装置の製造方法Info
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- JPH0786423A JPH0786423A JP5252233A JP25223393A JPH0786423A JP H0786423 A JPH0786423 A JP H0786423A JP 5252233 A JP5252233 A JP 5252233A JP 25223393 A JP25223393 A JP 25223393A JP H0786423 A JPH0786423 A JP H0786423A
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Abstract
(57)【要約】
【目的】 LDD構造のCMOS半導体集積回路装置の
ゲート、ソース、ドレイン形成工程を削減する。 【構成】 P型シリコン基板101にフィールド領域
(酸化膜)103、ゲート酸化膜104を形成し、その
後、n型高不純濃度物のソース・ドレイン領域109を
形成し、次に全面に酸化膜110を形成し、続いてNウ
ェル上の酸化膜110およびポリシリコン105のパタ
ーニングを行い、次に全面に酸化膜を堆積し、エッチバ
ックすることによりPMOSのゲート電極の側壁酸化膜
113を形成し、続いて、p型高不純物濃度のソース・
ドレイン領域114を形成する。
ゲート、ソース、ドレイン形成工程を削減する。 【構成】 P型シリコン基板101にフィールド領域
(酸化膜)103、ゲート酸化膜104を形成し、その
後、n型高不純濃度物のソース・ドレイン領域109を
形成し、次に全面に酸化膜110を形成し、続いてNウ
ェル上の酸化膜110およびポリシリコン105のパタ
ーニングを行い、次に全面に酸化膜を堆積し、エッチバ
ックすることによりPMOSのゲート電極の側壁酸化膜
113を形成し、続いて、p型高不純物濃度のソース・
ドレイン領域114を形成する。
Description
【0001】
【産業上の利用分野】本発明はMIS型半導体集積回路
装置の製造方法に関し、特に工程を短縮したLDD構造
のCMOS型半導体集積回路装置の製造方法に関する。
装置の製造方法に関し、特に工程を短縮したLDD構造
のCMOS型半導体集積回路装置の製造方法に関する。
【0002】
【従来の技術】一般にCMOS半導体装置では、NMO
SトランジスタおよびPMOSトランジスタのソース、
ドレインを各々別マスクで作る必要があるため、製造工
程が長くなる欠点がある。その欠点を回避するためにマ
スク数を減らし工程を削減した製造方法が提案された
(特開平1−147856)。図3はその方法を示すも
のである。まずP型シリコン基板201にNウェル20
2を形成し、フィールド領域203、ゲート酸化膜20
4を形成した後、全面に4000Å程度のn型ポリシリ
コン205を形成する。Nウェル上のポリシリコンを残
してポリシリコンをパターニングし、NMOS側のゲー
ト電極を形成する。続いて1013cm-2程度のドーズで
リンをイオン注入し、ゲート電極に自己整合的にn型低
不純物濃度のLDD領域207を形成する。(図3a)
SトランジスタおよびPMOSトランジスタのソース、
ドレインを各々別マスクで作る必要があるため、製造工
程が長くなる欠点がある。その欠点を回避するためにマ
スク数を減らし工程を削減した製造方法が提案された
(特開平1−147856)。図3はその方法を示すも
のである。まずP型シリコン基板201にNウェル20
2を形成し、フィールド領域203、ゲート酸化膜20
4を形成した後、全面に4000Å程度のn型ポリシリ
コン205を形成する。Nウェル上のポリシリコンを残
してポリシリコンをパターニングし、NMOS側のゲー
ト電極を形成する。続いて1013cm-2程度のドーズで
リンをイオン注入し、ゲート電極に自己整合的にn型低
不純物濃度のLDD領域207を形成する。(図3a)
【0003】さらに全面に2000Å程度の酸化膜を堆
積し、エッチバックすることにより側壁酸化膜208を
形成し、その後、4×1015cm-2程度のドーズでヒ素
をイオン注入して、ゲート電極および側壁酸化膜に自己
整合的にn型高不純物濃度のソース・ドレイン領域20
9を形成する。(図3b) さらにフォトレジストを用いてNウェル上のポリシリコ
ン205をパターニングし、PMOS側のゲート電極を
形成する。続いて1×1015cm-2程度のドーズでボロ
ンをイオン注入し、ゲート電極に自己整合的にp型高不
純物濃度のソース・ドレイン領域214を形成する。
(図3c) 上記の製造方法では、パターニングのため用いるマスク
はNMOSのゲート電極形成とPMOSのゲート電極形
成の2枚で済むため、以前、ゲート電極形成、NMOS
のLDD形成、SD形成、PMOSのSD形成、で4枚
必要だったマスクを2枚に減らすことができ、工程を大
きく削減することが可能である。
積し、エッチバックすることにより側壁酸化膜208を
形成し、その後、4×1015cm-2程度のドーズでヒ素
をイオン注入して、ゲート電極および側壁酸化膜に自己
整合的にn型高不純物濃度のソース・ドレイン領域20
9を形成する。(図3b) さらにフォトレジストを用いてNウェル上のポリシリコ
ン205をパターニングし、PMOS側のゲート電極を
形成する。続いて1×1015cm-2程度のドーズでボロ
ンをイオン注入し、ゲート電極に自己整合的にp型高不
純物濃度のソース・ドレイン領域214を形成する。
(図3c) 上記の製造方法では、パターニングのため用いるマスク
はNMOSのゲート電極形成とPMOSのゲート電極形
成の2枚で済むため、以前、ゲート電極形成、NMOS
のLDD形成、SD形成、PMOSのSD形成、で4枚
必要だったマスクを2枚に減らすことができ、工程を大
きく削減することが可能である。
【0004】
【発明が解決しようとする課題】しかしながら上記に示
した従来のCMOS半導体装置の製造方法では、NMO
SはLDD構造のトランジスタ、PMOSはシングルド
レイン構造のトランジスタとなる。一般にMOSトラン
ジスタの微細化を進めるには、ゲート長が小さくなった
場合のしきい値電圧低下やパンチスルーの防止のため短
チャネル効果を抑える必要があり、ゲート長がハーフミ
クロン領域ではPMOSにおいてもLDD構造が必要で
ある。したがって上記の製造方法ではNMOS、PMO
S両方同時にLDD構造を実現できない問題がある。P
MOS側もLDD構造とするには、図4に示すようにす
る必要がある。
した従来のCMOS半導体装置の製造方法では、NMO
SはLDD構造のトランジスタ、PMOSはシングルド
レイン構造のトランジスタとなる。一般にMOSトラン
ジスタの微細化を進めるには、ゲート長が小さくなった
場合のしきい値電圧低下やパンチスルーの防止のため短
チャネル効果を抑える必要があり、ゲート長がハーフミ
クロン領域ではPMOSにおいてもLDD構造が必要で
ある。したがって上記の製造方法ではNMOS、PMO
S両方同時にLDD構造を実現できない問題がある。P
MOS側もLDD構造とするには、図4に示すようにす
る必要がある。
【0005】まず、図3cにおいてp型高不純物濃度領
域214を形成する代わりに、ボロンを1013cm-2程
度のドーズでイオン注入し、ゲート電極に自己整合的に
p型低不純物濃度のLDD領域212を形成する。(図
4a) 次に全面に2000Å程度の酸化膜を堆積し、エッチバ
ックすることによりPMOSのゲート電極の側壁酸化膜
213を形成し、続いてフォトレジストでNMOSのソ
ース・ドレイン領域をマスクし、1×1015cm-2程度
のドーズでボロンをイオン注入することにより、ゲート
電極および側壁酸化膜に自己整合的にp型高不純物濃度
のソース・ドレイン領域214を形成する。(図4b) すなわち、従来のCMOS半導体装置の製造方法は、N
MOSおよびPMOSをLDD構造とするとマスクが1
枚多く必要となり、工程数が増加するという欠点を有し
ていた。
域214を形成する代わりに、ボロンを1013cm-2程
度のドーズでイオン注入し、ゲート電極に自己整合的に
p型低不純物濃度のLDD領域212を形成する。(図
4a) 次に全面に2000Å程度の酸化膜を堆積し、エッチバ
ックすることによりPMOSのゲート電極の側壁酸化膜
213を形成し、続いてフォトレジストでNMOSのソ
ース・ドレイン領域をマスクし、1×1015cm-2程度
のドーズでボロンをイオン注入することにより、ゲート
電極および側壁酸化膜に自己整合的にp型高不純物濃度
のソース・ドレイン領域214を形成する。(図4b) すなわち、従来のCMOS半導体装置の製造方法は、N
MOSおよびPMOSをLDD構造とするとマスクが1
枚多く必要となり、工程数が増加するという欠点を有し
ていた。
【0006】
【課題を解決するための手段】上述した問題点を解決す
るために、本発明の半導体集積回路装置では、素子形成
基体となる第1導電型の第1不純物領域および第2導電
型の第2不純物領域に、素子分離のためのフィールド領
域を形成する工程と、かかるフィールド領域以外のMO
Sトランジスタ形成領域の半導体基板上にゲート絶縁膜
を形成する工程と、フィールド領域および素子形成領域
全面に導体層を形成する工程と、前記第1不純物領域内
の導体層を加工してゲート電極を形成する工程と、第1
不純物領域の半導体領域に第2導電型の不純物を導入
し、ゲート電極と自己整合的に低不純物濃度のソース、
ドレインを形成する工程と、第1不純物領域内のゲート
電極に側壁を形成する工程と、第1不純物領域の半導体
領域に第2導電型不純物を導入し、ゲート電極および側
壁と自己整合的に高不純物濃度のソース、ドレインを形
成する工程と、全面に厚い絶縁膜を堆積する工程と、前
記第2不純物領域内の厚い絶縁膜および導体層を加工し
てゲート電極を形成する工程と、第2不純物領域の半導
体領域に第1導電型の不純物を導入し、ゲート電極と自
己整合的に低不純物濃度のソース、ドレインを形成する
工程と、第2不純物領域内のゲート電極に側壁を形成す
る工程と、第2不純物領域の半導体領域に第1導電型の
不純物を導入し、ゲート電極および側壁と自己整合的に
高不純物濃度のソース、ドレインを形成する工程とを有
する。
るために、本発明の半導体集積回路装置では、素子形成
基体となる第1導電型の第1不純物領域および第2導電
型の第2不純物領域に、素子分離のためのフィールド領
域を形成する工程と、かかるフィールド領域以外のMO
Sトランジスタ形成領域の半導体基板上にゲート絶縁膜
を形成する工程と、フィールド領域および素子形成領域
全面に導体層を形成する工程と、前記第1不純物領域内
の導体層を加工してゲート電極を形成する工程と、第1
不純物領域の半導体領域に第2導電型の不純物を導入
し、ゲート電極と自己整合的に低不純物濃度のソース、
ドレインを形成する工程と、第1不純物領域内のゲート
電極に側壁を形成する工程と、第1不純物領域の半導体
領域に第2導電型不純物を導入し、ゲート電極および側
壁と自己整合的に高不純物濃度のソース、ドレインを形
成する工程と、全面に厚い絶縁膜を堆積する工程と、前
記第2不純物領域内の厚い絶縁膜および導体層を加工し
てゲート電極を形成する工程と、第2不純物領域の半導
体領域に第1導電型の不純物を導入し、ゲート電極と自
己整合的に低不純物濃度のソース、ドレインを形成する
工程と、第2不純物領域内のゲート電極に側壁を形成す
る工程と、第2不純物領域の半導体領域に第1導電型の
不純物を導入し、ゲート電極および側壁と自己整合的に
高不純物濃度のソース、ドレインを形成する工程とを有
する。
【0007】
【作用】本発明のMIS型半導体集積回路装置の製造方
法においては、第1導電型の第1不純物領域(NMO
S)のゲート電極形成時に、第2導電型の第2不純物領
域(PMOS)側はゲート材料を残しておき、それをイ
オン注入に対するマスクとして用いることによりNMO
SのLDD層、ソース・ドレイン層をゲート電極形成用
の1枚のマスクのみで形成する。その後、全面に厚い酸
化膜を形成し、その酸化膜の上からPMOSのゲート電
極形成を行い、今度はその厚い酸化膜をイオン注入に対
するマスクとして用いることにより、PMOSのLDD
層、ソース・ドレイン層をゲート電極形成用のもう1枚
のマスクで形成することができるものである。
法においては、第1導電型の第1不純物領域(NMO
S)のゲート電極形成時に、第2導電型の第2不純物領
域(PMOS)側はゲート材料を残しておき、それをイ
オン注入に対するマスクとして用いることによりNMO
SのLDD層、ソース・ドレイン層をゲート電極形成用
の1枚のマスクのみで形成する。その後、全面に厚い酸
化膜を形成し、その酸化膜の上からPMOSのゲート電
極形成を行い、今度はその厚い酸化膜をイオン注入に対
するマスクとして用いることにより、PMOSのLDD
層、ソース・ドレイン層をゲート電極形成用のもう1枚
のマスクで形成することができるものである。
【0008】
【実施例】次に本発明の実施例について、図面を参照し
て説明する。 [実施例1]図1は本発明の一実施例の工程断面図であ
る。この実施例において、第1導電型の第1不純物領域
はNMOSを形成する領域すなわちNウェル102以外
のP基板101領域であり、第2導電型の第2不純物領
域はPMOSを形成する領域すなわちNウェル領域10
2である。まずP型シリコン基板101にNウェル10
2を形成し、フィールド領域(酸化膜)103、ゲート
酸化膜104を形成した後、全面に4000Å程度のn
型ポリシリコン105を形成する。Nウェル上のポリシ
リコンを残してポリシリコンをパターニングし、NMO
S側のゲート電極を形成する。続いて1013cm-2程度
のドーズでリンをイオン注入し、ゲート電極に自己整合
的にn型低不純物濃度のLDD領域107を形成する。
このときのイオン注入はフォトレジストを除去する前、
除去した後のどちらでも差し支えない。(図1a) さらに全面に2000Å程度の酸化膜を堆積し、エッチ
バックすることにより側壁酸化膜108を形成し、その
後、4×1015cm-2程度のドーズでヒ素をイオン注入
して、ゲート電極および側壁酸化膜に自己整合的にn型
高不純濃度物のソース・ドレイン領域109を形成す
る。(図1b) 次に全面に3000Å程度の酸化膜110を形成しする
(図1c)
て説明する。 [実施例1]図1は本発明の一実施例の工程断面図であ
る。この実施例において、第1導電型の第1不純物領域
はNMOSを形成する領域すなわちNウェル102以外
のP基板101領域であり、第2導電型の第2不純物領
域はPMOSを形成する領域すなわちNウェル領域10
2である。まずP型シリコン基板101にNウェル10
2を形成し、フィールド領域(酸化膜)103、ゲート
酸化膜104を形成した後、全面に4000Å程度のn
型ポリシリコン105を形成する。Nウェル上のポリシ
リコンを残してポリシリコンをパターニングし、NMO
S側のゲート電極を形成する。続いて1013cm-2程度
のドーズでリンをイオン注入し、ゲート電極に自己整合
的にn型低不純物濃度のLDD領域107を形成する。
このときのイオン注入はフォトレジストを除去する前、
除去した後のどちらでも差し支えない。(図1a) さらに全面に2000Å程度の酸化膜を堆積し、エッチ
バックすることにより側壁酸化膜108を形成し、その
後、4×1015cm-2程度のドーズでヒ素をイオン注入
して、ゲート電極および側壁酸化膜に自己整合的にn型
高不純濃度物のソース・ドレイン領域109を形成す
る。(図1b) 次に全面に3000Å程度の酸化膜110を形成しする
(図1c)
【0009】続いてフォトレジスト111を用いてNウ
ェル上の酸化膜110およびポリシリコン105のパタ
ーニングを行い、PMOS側のゲート電極を形成する。
さらにボロンを1013cm-2程度のドーズでイオン注入
し、ゲート電極に自己整合的にp型低不純物濃度のソー
ス・ドレイン領域112を形成する。なお、このときの
イオン注入はフォトレジストを除去する前、除去した後
のどちらでも差し支えない。(図2d) 次に全面に2000Å程度の酸化膜を堆積し、エッチバ
ックすることによりPMOSのゲート電極の側壁酸化膜
113を形成するが、このときNMOS領域上には厚い
酸化膜110が残るようにする。続いて1×1015cm
-2程度のドーズでボロンをイオン注入することにより、
ゲート電極および側壁酸化膜に自己整合的にp型高不純
物濃度のソース・ドレイン領域114を形成する。(図
2e) 以上述べた製造方法でパターニングのため用いるマスク
は、NMOSのゲート電極形成とPMOSのゲート電極
形成の2枚で済み、しかもNMOS、PMOSともLD
D構造のトランジスタが実現できる。
ェル上の酸化膜110およびポリシリコン105のパタ
ーニングを行い、PMOS側のゲート電極を形成する。
さらにボロンを1013cm-2程度のドーズでイオン注入
し、ゲート電極に自己整合的にp型低不純物濃度のソー
ス・ドレイン領域112を形成する。なお、このときの
イオン注入はフォトレジストを除去する前、除去した後
のどちらでも差し支えない。(図2d) 次に全面に2000Å程度の酸化膜を堆積し、エッチバ
ックすることによりPMOSのゲート電極の側壁酸化膜
113を形成するが、このときNMOS領域上には厚い
酸化膜110が残るようにする。続いて1×1015cm
-2程度のドーズでボロンをイオン注入することにより、
ゲート電極および側壁酸化膜に自己整合的にp型高不純
物濃度のソース・ドレイン領域114を形成する。(図
2e) 以上述べた製造方法でパターニングのため用いるマスク
は、NMOSのゲート電極形成とPMOSのゲート電極
形成の2枚で済み、しかもNMOS、PMOSともLD
D構造のトランジスタが実現できる。
【0010】[実施例2]次に本発明の第2の実施例に
ついて説明する。図面は1図と同じであるが、第2の実
施例ではNMOSとPMOSの酸化膜厚とエッチバック
量を変える。例えばNMOSでは2000Åの酸化膜堆
積に引き続いて約2000Åのエッチバック、PMOS
では1500Åの酸化膜堆積とエッチバックを行なう。
この方法を用いると、NMOSとPMOSの側壁の幅を
各々0.2μm、0.15μmとすることができ、それ
ぞれにLDD構造を最適化することが可能となる。すな
わちNMOSでは側壁幅を大きくしてホットキャリア耐
性を高め、PMOSでは側壁幅を小さくし、LDD領域
の抵抗を下げてオン電流を向上するといった具合に、デ
バイス設計をする際の自由度が増す効果が期待できる。
なお上記の製造方法ではNMOSを先に形成したが、P
MOSを先に形成しても同様の方法が利用できる。
ついて説明する。図面は1図と同じであるが、第2の実
施例ではNMOSとPMOSの酸化膜厚とエッチバック
量を変える。例えばNMOSでは2000Åの酸化膜堆
積に引き続いて約2000Åのエッチバック、PMOS
では1500Åの酸化膜堆積とエッチバックを行なう。
この方法を用いると、NMOSとPMOSの側壁の幅を
各々0.2μm、0.15μmとすることができ、それ
ぞれにLDD構造を最適化することが可能となる。すな
わちNMOSでは側壁幅を大きくしてホットキャリア耐
性を高め、PMOSでは側壁幅を小さくし、LDD領域
の抵抗を下げてオン電流を向上するといった具合に、デ
バイス設計をする際の自由度が増す効果が期待できる。
なお上記の製造方法ではNMOSを先に形成したが、P
MOSを先に形成しても同様の方法が利用できる。
【0011】
【発明の効果】以上説明したように、本発明の製造方法
によれば、LDD構造のNMOSおよびPMOSを有す
るCMOS半導体装置のゲート、ソース、ドレインを2
枚のマスクのみで形成することを可能にする。すなわ
ち、微細化に対応した高集積、高性能なCMOS半導体
装置を少ない工程数で実現し、製造工期的にも、コスト
的にも有効な効果が奏されるものである。
によれば、LDD構造のNMOSおよびPMOSを有す
るCMOS半導体装置のゲート、ソース、ドレインを2
枚のマスクのみで形成することを可能にする。すなわ
ち、微細化に対応した高集積、高性能なCMOS半導体
装置を少ない工程数で実現し、製造工期的にも、コスト
的にも有効な効果が奏されるものである。
【図1】本発明の実施例の工程(a)(b)(c)断面
図。
図。
【図2】本発明の実施例の工程(d)(e)断面図。
【図3】従来の実施例の工程断面図。
【図4】従来の実施例の工程断面図。
101、201.P型シリコン基板 102、202.Nウェル 103、203.フィールド酸化膜 104、204.ゲート酸化膜 105、205.ポリシリコン 106.フォトレジスト 107、207.n型低不純物濃度領域 108、208.側壁酸化膜 109、209.n型高不純物濃度領域 110.酸化膜 111、211.フォトレジスト 112、212.p型低不純物濃度領域 113、213.側壁酸化膜 114、214.p型高不純物濃度領域 215.フォトレジスト
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成6年7月15日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0006
【補正方法】変更
【補正内容】
【0006】
【課題を解決するための手段】上述した問題点を解決す
るために、本発明の半導体集積回路装置では、素子形成
基体となる第1導電型の第1不純物領域および第2導電
型の第2不純物領域に、素子分離のためのフィールド領
域を形成する工程と、かかるフィールド領域以外のMO
Sトランジスタ形成領域の半導体基板上にゲート絶縁膜
を形成する工程と、フィールド領域および素子形成領域
全面に導体層を形成する工程と、前記第1不純物領域内
の導体層を加工してゲート電極を形成する工程と、第1
不純物領域の半導体領域に第2導電型の不純物を導入
し、ゲート電極と自己整合的に低不純物濃度のソース、
ドレインを形成する工程と、第1不純物領域内のゲート
電極に側壁を形成する工程と、第1不純物領域の半導体
領域に第2導電型不純物を導入し、ゲート電極および側
壁と自己整合的に高不純物濃度のソース、ドレインを形
成する工程と、全面に厚い絶縁膜を堆積する工程と、前
記第2不純物領域内の厚い絶縁膜および導体層を加工し
てゲート電極を形成する工程と、第2不純物領域の半導
体領域に第1導電型の不純物を導入し、ゲート電極と自
己整合的に低不純物濃度のソース、ドレインを形成する
工程と、第2不純物領域内のゲート電極に側壁を形成す
る工程と、第2不純物領域の半導体領域に第1導電型の
不純物を導入し、ゲート電極および側壁と自己整合的に
高不純物濃度のソース、ドレインを形成する工程とを有
すものである。また、第1導電型の第1不純物領域が、
NMOSを形成する領域であり、第2導電型の第2不純
物領域が、PMOSを形成する領域であることを特徴と
する上記のMIS型半導体集積回路装置の製造方法であ
る。
るために、本発明の半導体集積回路装置では、素子形成
基体となる第1導電型の第1不純物領域および第2導電
型の第2不純物領域に、素子分離のためのフィールド領
域を形成する工程と、かかるフィールド領域以外のMO
Sトランジスタ形成領域の半導体基板上にゲート絶縁膜
を形成する工程と、フィールド領域および素子形成領域
全面に導体層を形成する工程と、前記第1不純物領域内
の導体層を加工してゲート電極を形成する工程と、第1
不純物領域の半導体領域に第2導電型の不純物を導入
し、ゲート電極と自己整合的に低不純物濃度のソース、
ドレインを形成する工程と、第1不純物領域内のゲート
電極に側壁を形成する工程と、第1不純物領域の半導体
領域に第2導電型不純物を導入し、ゲート電極および側
壁と自己整合的に高不純物濃度のソース、ドレインを形
成する工程と、全面に厚い絶縁膜を堆積する工程と、前
記第2不純物領域内の厚い絶縁膜および導体層を加工し
てゲート電極を形成する工程と、第2不純物領域の半導
体領域に第1導電型の不純物を導入し、ゲート電極と自
己整合的に低不純物濃度のソース、ドレインを形成する
工程と、第2不純物領域内のゲート電極に側壁を形成す
る工程と、第2不純物領域の半導体領域に第1導電型の
不純物を導入し、ゲート電極および側壁と自己整合的に
高不純物濃度のソース、ドレインを形成する工程とを有
すものである。また、第1導電型の第1不純物領域が、
NMOSを形成する領域であり、第2導電型の第2不純
物領域が、PMOSを形成する領域であることを特徴と
する上記のMIS型半導体集積回路装置の製造方法であ
る。
Claims (1)
- 【請求項1】 素子形成基体となる第1導電型の第1不
純物領域および第2導電型の第2不純物領域に、素子分
離のためのフィールド領域を形成する工程と、かかるフ
ィールド領域以外のMOSトランジスタ形成領域の半導
体基板上にゲート絶縁膜を形成する工程と、フィールド
領域および素子形成領域全面に導体層を形成する工程
と、前記第1不純物領域内の導体層を加工してゲート電
極を形成する工程と、第1不純物領域の半導体領域に第
2導電型の不純物を導入し、ゲート電極と自己整合的に
低不純物濃度のソース、ドレインを形成する工程と、第
1不純物領域内のゲート電極に側壁を形成する工程と、
第1不純物領域の半導体領域に第2導電型の不純物を導
入し、ゲート電極および側壁と自己整合的に高不純物濃
度のソース、ドレインを形成する工程と、全面に厚い絶
縁膜を堆積する工程と、前記第2不純物領域内の厚い絶
縁膜および導体層を加工してゲート電極を形成する工程
と、第2不純物領域の半導体領域に第1導電型の不純物
を導入し、ゲート電極と自己整合的に低不純物濃度のソ
ース、ドレインを形成する工程と、第2不純物領域内の
ゲート電極に側壁を形成する工程と、第2不純物領域の
半導体領域に第1導電型の不純物を導入し、ゲート電極
および側壁と自己整合的に高不純物濃度のソース、ドレ
インを形成する工程とを有するMIS型半導体集積回路
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5252233A JP2806226B2 (ja) | 1993-09-14 | 1993-09-14 | Mis型半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5252233A JP2806226B2 (ja) | 1993-09-14 | 1993-09-14 | Mis型半導体集積回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0786423A true JPH0786423A (ja) | 1995-03-31 |
JP2806226B2 JP2806226B2 (ja) | 1998-09-30 |
Family
ID=17234375
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5252233A Expired - Lifetime JP2806226B2 (ja) | 1993-09-14 | 1993-09-14 | Mis型半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2806226B2 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6055658A (ja) * | 1983-09-06 | 1985-03-30 | Toshiba Corp | 半導体装置の製造方法 |
JPS63272066A (ja) * | 1987-04-30 | 1988-11-09 | Nec Corp | 半導体装置の製造方法 |
-
1993
- 1993-09-14 JP JP5252233A patent/JP2806226B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6055658A (ja) * | 1983-09-06 | 1985-03-30 | Toshiba Corp | 半導体装置の製造方法 |
JPS63272066A (ja) * | 1987-04-30 | 1988-11-09 | Nec Corp | 半導体装置の製造方法 |
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---|---|
JP2806226B2 (ja) | 1998-09-30 |
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