JPH0786423A - Ｍｉｓ型半導体集積回路装置の製造方法 - Google Patents
Ｍｉｓ型半導体集積回路装置の製造方法Info
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- JPH0786423A JPH0786423A JP5252233A JP25223393A JPH0786423A JP H0786423 A JPH0786423 A JP H0786423A JP 5252233 A JP5252233 A JP 5252233A JP 25223393 A JP25223393 A JP 25223393A JP H0786423 A JPH0786423 A JP H0786423A
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Abstract
(57)【要約】
【目的】 ＬＤＤ構造のＣＭＯＳ半導体集積回路装置の
ゲート、ソース、ドレイン形成工程を削減する。 【構成】 Ｐ型シリコン基板１０１にフィールド領域
（酸化膜）１０３、ゲート酸化膜１０４を形成し、その
後、ｎ型高不純濃度物のソース・ドレイン領域１０９を
形成し、次に全面に酸化膜１１０を形成し、続いてＮウ
ェル上の酸化膜１１０およびポリシリコン１０５のパタ
ーニングを行い、次に全面に酸化膜を堆積し、エッチバ
ックすることによりＰＭＯＳのゲート電極の側壁酸化膜
１１３を形成し、続いて、ｐ型高不純物濃度のソース・
ドレイン領域１１４を形成する。
ゲート、ソース、ドレイン形成工程を削減する。 【構成】 Ｐ型シリコン基板１０１にフィールド領域
（酸化膜）１０３、ゲート酸化膜１０４を形成し、その
後、ｎ型高不純濃度物のソース・ドレイン領域１０９を
形成し、次に全面に酸化膜１１０を形成し、続いてＮウ
ェル上の酸化膜１１０およびポリシリコン１０５のパタ
ーニングを行い、次に全面に酸化膜を堆積し、エッチバ
ックすることによりＰＭＯＳのゲート電極の側壁酸化膜
１１３を形成し、続いて、ｐ型高不純物濃度のソース・
ドレイン領域１１４を形成する。
Description
【０００１】
【産業上の利用分野】本発明はＭＩＳ型半導体集積回路
装置の製造方法に関し、特に工程を短縮したＬＤＤ構造
のＣＭＯＳ型半導体集積回路装置の製造方法に関する。
装置の製造方法に関し、特に工程を短縮したＬＤＤ構造
のＣＭＯＳ型半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】一般にＣＭＯＳ半導体装置では、ＮＭＯ
ＳトランジスタおよびＰＭＯＳトランジスタのソース、
ドレインを各々別マスクで作る必要があるため、製造工
程が長くなる欠点がある。その欠点を回避するためにマ
スク数を減らし工程を削減した製造方法が提案された
（特開平１−１４７８５６）。図３はその方法を示すも
のである。まずＰ型シリコン基板２０１にＮウェル２０
２を形成し、フィールド領域２０３、ゲート酸化膜２０
４を形成した後、全面に４０００Å程度のｎ型ポリシリ
コン２０５を形成する。Ｎウェル上のポリシリコンを残
してポリシリコンをパターニングし、ＮＭＯＳ側のゲー
ト電極を形成する。続いて１０13ｃｍ-2程度のドーズで
リンをイオン注入し、ゲート電極に自己整合的にｎ型低
不純物濃度のＬＤＤ領域２０７を形成する。（図３ａ）
ＳトランジスタおよびＰＭＯＳトランジスタのソース、
ドレインを各々別マスクで作る必要があるため、製造工
程が長くなる欠点がある。その欠点を回避するためにマ
スク数を減らし工程を削減した製造方法が提案された
（特開平１−１４７８５６）。図３はその方法を示すも
のである。まずＰ型シリコン基板２０１にＮウェル２０
２を形成し、フィールド領域２０３、ゲート酸化膜２０
４を形成した後、全面に４０００Å程度のｎ型ポリシリ
コン２０５を形成する。Ｎウェル上のポリシリコンを残
してポリシリコンをパターニングし、ＮＭＯＳ側のゲー
ト電極を形成する。続いて１０13ｃｍ-2程度のドーズで
リンをイオン注入し、ゲート電極に自己整合的にｎ型低
不純物濃度のＬＤＤ領域２０７を形成する。（図３ａ）
【０００３】さらに全面に２０００Å程度の酸化膜を堆
積し、エッチバックすることにより側壁酸化膜２０８を
形成し、その後、４×１０15ｃｍ-2程度のドーズでヒ素
をイオン注入して、ゲート電極および側壁酸化膜に自己
整合的にｎ型高不純物濃度のソース・ドレイン領域２０
９を形成する。（図３ｂ） さらにフォトレジストを用いてＮウェル上のポリシリコ
ン２０５をパターニングし、ＰＭＯＳ側のゲート電極を
形成する。続いて１×１０15ｃｍ-2程度のドーズでボロ
ンをイオン注入し、ゲート電極に自己整合的にｐ型高不
純物濃度のソース・ドレイン領域２１４を形成する。
（図３ｃ） 上記の製造方法では、パターニングのため用いるマスク
はＮＭＯＳのゲート電極形成とＰＭＯＳのゲート電極形
成の２枚で済むため、以前、ゲート電極形成、ＮＭＯＳ
のＬＤＤ形成、ＳＤ形成、ＰＭＯＳのＳＤ形成、で４枚
必要だったマスクを２枚に減らすことができ、工程を大
きく削減することが可能である。
積し、エッチバックすることにより側壁酸化膜２０８を
形成し、その後、４×１０15ｃｍ-2程度のドーズでヒ素
をイオン注入して、ゲート電極および側壁酸化膜に自己
整合的にｎ型高不純物濃度のソース・ドレイン領域２０
９を形成する。（図３ｂ） さらにフォトレジストを用いてＮウェル上のポリシリコ
ン２０５をパターニングし、ＰＭＯＳ側のゲート電極を
形成する。続いて１×１０15ｃｍ-2程度のドーズでボロ
ンをイオン注入し、ゲート電極に自己整合的にｐ型高不
純物濃度のソース・ドレイン領域２１４を形成する。
（図３ｃ） 上記の製造方法では、パターニングのため用いるマスク
はＮＭＯＳのゲート電極形成とＰＭＯＳのゲート電極形
成の２枚で済むため、以前、ゲート電極形成、ＮＭＯＳ
のＬＤＤ形成、ＳＤ形成、ＰＭＯＳのＳＤ形成、で４枚
必要だったマスクを２枚に減らすことができ、工程を大
きく削減することが可能である。
【０００４】
【発明が解決しようとする課題】しかしながら上記に示
した従来のＣＭＯＳ半導体装置の製造方法では、ＮＭＯ
ＳはＬＤＤ構造のトランジスタ、ＰＭＯＳはシングルド
レイン構造のトランジスタとなる。一般にＭＯＳトラン
ジスタの微細化を進めるには、ゲート長が小さくなった
場合のしきい値電圧低下やパンチスルーの防止のため短
チャネル効果を抑える必要があり、ゲート長がハーフミ
クロン領域ではＰＭＯＳにおいてもＬＤＤ構造が必要で
ある。したがって上記の製造方法ではＮＭＯＳ、ＰＭＯ
Ｓ両方同時にＬＤＤ構造を実現できない問題がある。Ｐ
ＭＯＳ側もＬＤＤ構造とするには、図４に示すようにす
る必要がある。
した従来のＣＭＯＳ半導体装置の製造方法では、ＮＭＯ
ＳはＬＤＤ構造のトランジスタ、ＰＭＯＳはシングルド
レイン構造のトランジスタとなる。一般にＭＯＳトラン
ジスタの微細化を進めるには、ゲート長が小さくなった
場合のしきい値電圧低下やパンチスルーの防止のため短
チャネル効果を抑える必要があり、ゲート長がハーフミ
クロン領域ではＰＭＯＳにおいてもＬＤＤ構造が必要で
ある。したがって上記の製造方法ではＮＭＯＳ、ＰＭＯ
Ｓ両方同時にＬＤＤ構造を実現できない問題がある。Ｐ
ＭＯＳ側もＬＤＤ構造とするには、図４に示すようにす
る必要がある。
【０００５】まず、図３ｃにおいてｐ型高不純物濃度領
域２１４を形成する代わりに、ボロンを１０13ｃｍ-2程
度のドーズでイオン注入し、ゲート電極に自己整合的に
ｐ型低不純物濃度のＬＤＤ領域２１２を形成する。（図
４ａ） 次に全面に２０００Å程度の酸化膜を堆積し、エッチバ
ックすることによりＰＭＯＳのゲート電極の側壁酸化膜
２１３を形成し、続いてフォトレジストでＮＭＯＳのソ
ース・ドレイン領域をマスクし、１×１０15ｃｍ-2程度
のドーズでボロンをイオン注入することにより、ゲート
電極および側壁酸化膜に自己整合的にｐ型高不純物濃度
のソース・ドレイン領域２１４を形成する。（図４ｂ） すなわち、従来のＣＭＯＳ半導体装置の製造方法は、Ｎ
ＭＯＳおよびＰＭＯＳをＬＤＤ構造とするとマスクが１
枚多く必要となり、工程数が増加するという欠点を有し
ていた。
域２１４を形成する代わりに、ボロンを１０13ｃｍ-2程
度のドーズでイオン注入し、ゲート電極に自己整合的に
ｐ型低不純物濃度のＬＤＤ領域２１２を形成する。（図
４ａ） 次に全面に２０００Å程度の酸化膜を堆積し、エッチバ
ックすることによりＰＭＯＳのゲート電極の側壁酸化膜
２１３を形成し、続いてフォトレジストでＮＭＯＳのソ
ース・ドレイン領域をマスクし、１×１０15ｃｍ-2程度
のドーズでボロンをイオン注入することにより、ゲート
電極および側壁酸化膜に自己整合的にｐ型高不純物濃度
のソース・ドレイン領域２１４を形成する。（図４ｂ） すなわち、従来のＣＭＯＳ半導体装置の製造方法は、Ｎ
ＭＯＳおよびＰＭＯＳをＬＤＤ構造とするとマスクが１
枚多く必要となり、工程数が増加するという欠点を有し
ていた。
【０００６】
【課題を解決するための手段】上述した問題点を解決す
るために、本発明の半導体集積回路装置では、素子形成
基体となる第１導電型の第１不純物領域および第２導電
型の第２不純物領域に、素子分離のためのフィールド領
域を形成する工程と、かかるフィールド領域以外のＭＯ
Ｓトランジスタ形成領域の半導体基板上にゲート絶縁膜
を形成する工程と、フィールド領域および素子形成領域
全面に導体層を形成する工程と、前記第１不純物領域内
の導体層を加工してゲート電極を形成する工程と、第１
不純物領域の半導体領域に第２導電型の不純物を導入
し、ゲート電極と自己整合的に低不純物濃度のソース、
ドレインを形成する工程と、第１不純物領域内のゲート
電極に側壁を形成する工程と、第１不純物領域の半導体
領域に第２導電型不純物を導入し、ゲート電極および側
壁と自己整合的に高不純物濃度のソース、ドレインを形
成する工程と、全面に厚い絶縁膜を堆積する工程と、前
記第２不純物領域内の厚い絶縁膜および導体層を加工し
てゲート電極を形成する工程と、第２不純物領域の半導
体領域に第１導電型の不純物を導入し、ゲート電極と自
己整合的に低不純物濃度のソース、ドレインを形成する
工程と、第２不純物領域内のゲート電極に側壁を形成す
る工程と、第２不純物領域の半導体領域に第１導電型の
不純物を導入し、ゲート電極および側壁と自己整合的に
高不純物濃度のソース、ドレインを形成する工程とを有
する。
るために、本発明の半導体集積回路装置では、素子形成
基体となる第１導電型の第１不純物領域および第２導電
型の第２不純物領域に、素子分離のためのフィールド領
域を形成する工程と、かかるフィールド領域以外のＭＯ
Ｓトランジスタ形成領域の半導体基板上にゲート絶縁膜
を形成する工程と、フィールド領域および素子形成領域
全面に導体層を形成する工程と、前記第１不純物領域内
の導体層を加工してゲート電極を形成する工程と、第１
不純物領域の半導体領域に第２導電型の不純物を導入
し、ゲート電極と自己整合的に低不純物濃度のソース、
ドレインを形成する工程と、第１不純物領域内のゲート
電極に側壁を形成する工程と、第１不純物領域の半導体
領域に第２導電型不純物を導入し、ゲート電極および側
壁と自己整合的に高不純物濃度のソース、ドレインを形
成する工程と、全面に厚い絶縁膜を堆積する工程と、前
記第２不純物領域内の厚い絶縁膜および導体層を加工し
てゲート電極を形成する工程と、第２不純物領域の半導
体領域に第１導電型の不純物を導入し、ゲート電極と自
己整合的に低不純物濃度のソース、ドレインを形成する
工程と、第２不純物領域内のゲート電極に側壁を形成す
る工程と、第２不純物領域の半導体領域に第１導電型の
不純物を導入し、ゲート電極および側壁と自己整合的に
高不純物濃度のソース、ドレインを形成する工程とを有
する。
【０００７】
【作用】本発明のＭＩＳ型半導体集積回路装置の製造方
法においては、第１導電型の第１不純物領域（ＮＭＯ
Ｓ）のゲート電極形成時に、第２導電型の第２不純物領
域（ＰＭＯＳ）側はゲート材料を残しておき、それをイ
オン注入に対するマスクとして用いることによりＮＭＯ
ＳのＬＤＤ層、ソース・ドレイン層をゲート電極形成用
の１枚のマスクのみで形成する。その後、全面に厚い酸
化膜を形成し、その酸化膜の上からＰＭＯＳのゲート電
極形成を行い、今度はその厚い酸化膜をイオン注入に対
するマスクとして用いることにより、ＰＭＯＳのＬＤＤ
層、ソース・ドレイン層をゲート電極形成用のもう１枚
のマスクで形成することができるものである。
法においては、第１導電型の第１不純物領域（ＮＭＯ
Ｓ）のゲート電極形成時に、第２導電型の第２不純物領
域（ＰＭＯＳ）側はゲート材料を残しておき、それをイ
オン注入に対するマスクとして用いることによりＮＭＯ
ＳのＬＤＤ層、ソース・ドレイン層をゲート電極形成用
の１枚のマスクのみで形成する。その後、全面に厚い酸
化膜を形成し、その酸化膜の上からＰＭＯＳのゲート電
極形成を行い、今度はその厚い酸化膜をイオン注入に対
するマスクとして用いることにより、ＰＭＯＳのＬＤＤ
層、ソース・ドレイン層をゲート電極形成用のもう１枚
のマスクで形成することができるものである。
【０００８】
【実施例】次に本発明の実施例について、図面を参照し
て説明する。 ［実施例１］図１は本発明の一実施例の工程断面図であ
る。この実施例において、第１導電型の第１不純物領域
はＮＭＯＳを形成する領域すなわちＮウェル１０２以外
のＰ基板１０１領域であり、第２導電型の第２不純物領
域はＰＭＯＳを形成する領域すなわちＮウェル領域１０
２である。まずＰ型シリコン基板１０１にＮウェル１０
２を形成し、フィールド領域（酸化膜）１０３、ゲート
酸化膜１０４を形成した後、全面に４０００Å程度のｎ
型ポリシリコン１０５を形成する。Ｎウェル上のポリシ
リコンを残してポリシリコンをパターニングし、ＮＭＯ
Ｓ側のゲート電極を形成する。続いて１０13ｃｍ-2程度
のドーズでリンをイオン注入し、ゲート電極に自己整合
的にｎ型低不純物濃度のＬＤＤ領域１０７を形成する。
このときのイオン注入はフォトレジストを除去する前、
除去した後のどちらでも差し支えない。（図１ａ） さらに全面に２０００Å程度の酸化膜を堆積し、エッチ
バックすることにより側壁酸化膜１０８を形成し、その
後、４×１０15ｃｍ-2程度のドーズでヒ素をイオン注入
して、ゲート電極および側壁酸化膜に自己整合的にｎ型
高不純濃度物のソース・ドレイン領域１０９を形成す
る。（図１ｂ） 次に全面に３０００Å程度の酸化膜１１０を形成しする
（図１ｃ）
て説明する。 ［実施例１］図１は本発明の一実施例の工程断面図であ
る。この実施例において、第１導電型の第１不純物領域
はＮＭＯＳを形成する領域すなわちＮウェル１０２以外
のＰ基板１０１領域であり、第２導電型の第２不純物領
域はＰＭＯＳを形成する領域すなわちＮウェル領域１０
２である。まずＰ型シリコン基板１０１にＮウェル１０
２を形成し、フィールド領域（酸化膜）１０３、ゲート
酸化膜１０４を形成した後、全面に４０００Å程度のｎ
型ポリシリコン１０５を形成する。Ｎウェル上のポリシ
リコンを残してポリシリコンをパターニングし、ＮＭＯ
Ｓ側のゲート電極を形成する。続いて１０13ｃｍ-2程度
のドーズでリンをイオン注入し、ゲート電極に自己整合
的にｎ型低不純物濃度のＬＤＤ領域１０７を形成する。
このときのイオン注入はフォトレジストを除去する前、
除去した後のどちらでも差し支えない。（図１ａ） さらに全面に２０００Å程度の酸化膜を堆積し、エッチ
バックすることにより側壁酸化膜１０８を形成し、その
後、４×１０15ｃｍ-2程度のドーズでヒ素をイオン注入
して、ゲート電極および側壁酸化膜に自己整合的にｎ型
高不純濃度物のソース・ドレイン領域１０９を形成す
る。（図１ｂ） 次に全面に３０００Å程度の酸化膜１１０を形成しする
（図１ｃ）
【０００９】続いてフォトレジスト１１１を用いてＮウ
ェル上の酸化膜１１０およびポリシリコン１０５のパタ
ーニングを行い、ＰＭＯＳ側のゲート電極を形成する。
さらにボロンを１０13ｃｍ-2程度のドーズでイオン注入
し、ゲート電極に自己整合的にｐ型低不純物濃度のソー
ス・ドレイン領域１１２を形成する。なお、このときの
イオン注入はフォトレジストを除去する前、除去した後
のどちらでも差し支えない。（図２ｄ） 次に全面に２０００Å程度の酸化膜を堆積し、エッチバ
ックすることによりＰＭＯＳのゲート電極の側壁酸化膜
１１３を形成するが、このときＮＭＯＳ領域上には厚い
酸化膜１１０が残るようにする。続いて１×１０15ｃｍ
-2程度のドーズでボロンをイオン注入することにより、
ゲート電極および側壁酸化膜に自己整合的にｐ型高不純
物濃度のソース・ドレイン領域１１４を形成する。（図
２ｅ） 以上述べた製造方法でパターニングのため用いるマスク
は、ＮＭＯＳのゲート電極形成とＰＭＯＳのゲート電極
形成の２枚で済み、しかもＮＭＯＳ、ＰＭＯＳともＬＤ
Ｄ構造のトランジスタが実現できる。
ェル上の酸化膜１１０およびポリシリコン１０５のパタ
ーニングを行い、ＰＭＯＳ側のゲート電極を形成する。
さらにボロンを１０13ｃｍ-2程度のドーズでイオン注入
し、ゲート電極に自己整合的にｐ型低不純物濃度のソー
ス・ドレイン領域１１２を形成する。なお、このときの
イオン注入はフォトレジストを除去する前、除去した後
のどちらでも差し支えない。（図２ｄ） 次に全面に２０００Å程度の酸化膜を堆積し、エッチバ
ックすることによりＰＭＯＳのゲート電極の側壁酸化膜
１１３を形成するが、このときＮＭＯＳ領域上には厚い
酸化膜１１０が残るようにする。続いて１×１０15ｃｍ
-2程度のドーズでボロンをイオン注入することにより、
ゲート電極および側壁酸化膜に自己整合的にｐ型高不純
物濃度のソース・ドレイン領域１１４を形成する。（図
２ｅ） 以上述べた製造方法でパターニングのため用いるマスク
は、ＮＭＯＳのゲート電極形成とＰＭＯＳのゲート電極
形成の２枚で済み、しかもＮＭＯＳ、ＰＭＯＳともＬＤ
Ｄ構造のトランジスタが実現できる。
【００１０】［実施例２］次に本発明の第２の実施例に
ついて説明する。図面は１図と同じであるが、第２の実
施例ではＮＭＯＳとＰＭＯＳの酸化膜厚とエッチバック
量を変える。例えばＮＭＯＳでは２０００Åの酸化膜堆
積に引き続いて約２０００Åのエッチバック、ＰＭＯＳ
では１５００Åの酸化膜堆積とエッチバックを行なう。
この方法を用いると、ＮＭＯＳとＰＭＯＳの側壁の幅を
各々０．２μｍ、０．１５μｍとすることができ、それ
ぞれにＬＤＤ構造を最適化することが可能となる。すな
わちＮＭＯＳでは側壁幅を大きくしてホットキャリア耐
性を高め、ＰＭＯＳでは側壁幅を小さくし、ＬＤＤ領域
の抵抗を下げてオン電流を向上するといった具合に、デ
バイス設計をする際の自由度が増す効果が期待できる。
なお上記の製造方法ではＮＭＯＳを先に形成したが、Ｐ
ＭＯＳを先に形成しても同様の方法が利用できる。
ついて説明する。図面は１図と同じであるが、第２の実
施例ではＮＭＯＳとＰＭＯＳの酸化膜厚とエッチバック
量を変える。例えばＮＭＯＳでは２０００Åの酸化膜堆
積に引き続いて約２０００Åのエッチバック、ＰＭＯＳ
では１５００Åの酸化膜堆積とエッチバックを行なう。
この方法を用いると、ＮＭＯＳとＰＭＯＳの側壁の幅を
各々０．２μｍ、０．１５μｍとすることができ、それ
ぞれにＬＤＤ構造を最適化することが可能となる。すな
わちＮＭＯＳでは側壁幅を大きくしてホットキャリア耐
性を高め、ＰＭＯＳでは側壁幅を小さくし、ＬＤＤ領域
の抵抗を下げてオン電流を向上するといった具合に、デ
バイス設計をする際の自由度が増す効果が期待できる。
なお上記の製造方法ではＮＭＯＳを先に形成したが、Ｐ
ＭＯＳを先に形成しても同様の方法が利用できる。
【００１１】
【発明の効果】以上説明したように、本発明の製造方法
によれば、ＬＤＤ構造のＮＭＯＳおよびＰＭＯＳを有す
るＣＭＯＳ半導体装置のゲート、ソース、ドレインを２
枚のマスクのみで形成することを可能にする。すなわ
ち、微細化に対応した高集積、高性能なＣＭＯＳ半導体
装置を少ない工程数で実現し、製造工期的にも、コスト
的にも有効な効果が奏されるものである。
によれば、ＬＤＤ構造のＮＭＯＳおよびＰＭＯＳを有す
るＣＭＯＳ半導体装置のゲート、ソース、ドレインを２
枚のマスクのみで形成することを可能にする。すなわ
ち、微細化に対応した高集積、高性能なＣＭＯＳ半導体
装置を少ない工程数で実現し、製造工期的にも、コスト
的にも有効な効果が奏されるものである。
【図１】本発明の実施例の工程（ａ）（ｂ）（ｃ）断面
図。
図。
【図２】本発明の実施例の工程（ｄ）（ｅ）断面図。
【図３】従来の実施例の工程断面図。
【図４】従来の実施例の工程断面図。
１０１、２０１．Ｐ型シリコン基板 １０２、２０２．Ｎウェル １０３、２０３．フィールド酸化膜 １０４、２０４．ゲート酸化膜 １０５、２０５．ポリシリコン １０６．フォトレジスト １０７、２０７．ｎ型低不純物濃度領域 １０８、２０８．側壁酸化膜 １０９、２０９．ｎ型高不純物濃度領域 １１０．酸化膜 １１１、２１１．フォトレジスト １１２、２１２．ｐ型低不純物濃度領域 １１３、２１３．側壁酸化膜 １１４、２１４．ｐ型高不純物濃度領域 ２１５．フォトレジスト
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年７月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【課題を解決するための手段】上述した問題点を解決す
るために、本発明の半導体集積回路装置では、素子形成
基体となる第１導電型の第１不純物領域および第２導電
型の第２不純物領域に、素子分離のためのフィールド領
域を形成する工程と、かかるフィールド領域以外のＭＯ
Ｓトランジスタ形成領域の半導体基板上にゲート絶縁膜
を形成する工程と、フィールド領域および素子形成領域
全面に導体層を形成する工程と、前記第１不純物領域内
の導体層を加工してゲート電極を形成する工程と、第１
不純物領域の半導体領域に第２導電型の不純物を導入
し、ゲート電極と自己整合的に低不純物濃度のソース、
ドレインを形成する工程と、第１不純物領域内のゲート
電極に側壁を形成する工程と、第１不純物領域の半導体
領域に第２導電型不純物を導入し、ゲート電極および側
壁と自己整合的に高不純物濃度のソース、ドレインを形
成する工程と、全面に厚い絶縁膜を堆積する工程と、前
記第２不純物領域内の厚い絶縁膜および導体層を加工し
てゲート電極を形成する工程と、第２不純物領域の半導
体領域に第１導電型の不純物を導入し、ゲート電極と自
己整合的に低不純物濃度のソース、ドレインを形成する
工程と、第２不純物領域内のゲート電極に側壁を形成す
る工程と、第２不純物領域の半導体領域に第１導電型の
不純物を導入し、ゲート電極および側壁と自己整合的に
高不純物濃度のソース、ドレインを形成する工程とを有
すものである。また、第１導電型の第１不純物領域が、
ＮＭＯＳを形成する領域であり、第２導電型の第２不純
物領域が、ＰＭＯＳを形成する領域であることを特徴と
する上記のＭＩＳ型半導体集積回路装置の製造方法であ
る。
るために、本発明の半導体集積回路装置では、素子形成
基体となる第１導電型の第１不純物領域および第２導電
型の第２不純物領域に、素子分離のためのフィールド領
域を形成する工程と、かかるフィールド領域以外のＭＯ
Ｓトランジスタ形成領域の半導体基板上にゲート絶縁膜
を形成する工程と、フィールド領域および素子形成領域
全面に導体層を形成する工程と、前記第１不純物領域内
の導体層を加工してゲート電極を形成する工程と、第１
不純物領域の半導体領域に第２導電型の不純物を導入
し、ゲート電極と自己整合的に低不純物濃度のソース、
ドレインを形成する工程と、第１不純物領域内のゲート
電極に側壁を形成する工程と、第１不純物領域の半導体
領域に第２導電型不純物を導入し、ゲート電極および側
壁と自己整合的に高不純物濃度のソース、ドレインを形
成する工程と、全面に厚い絶縁膜を堆積する工程と、前
記第２不純物領域内の厚い絶縁膜および導体層を加工し
てゲート電極を形成する工程と、第２不純物領域の半導
体領域に第１導電型の不純物を導入し、ゲート電極と自
己整合的に低不純物濃度のソース、ドレインを形成する
工程と、第２不純物領域内のゲート電極に側壁を形成す
る工程と、第２不純物領域の半導体領域に第１導電型の
不純物を導入し、ゲート電極および側壁と自己整合的に
高不純物濃度のソース、ドレインを形成する工程とを有
すものである。また、第１導電型の第１不純物領域が、
ＮＭＯＳを形成する領域であり、第２導電型の第２不純
物領域が、ＰＭＯＳを形成する領域であることを特徴と
する上記のＭＩＳ型半導体集積回路装置の製造方法であ
る。
Claims (1)
- 【請求項１】 素子形成基体となる第１導電型の第１不
純物領域および第２導電型の第２不純物領域に、素子分
離のためのフィールド領域を形成する工程と、かかるフ
ィールド領域以外のＭＯＳトランジスタ形成領域の半導
体基板上にゲート絶縁膜を形成する工程と、フィールド
領域および素子形成領域全面に導体層を形成する工程
と、前記第１不純物領域内の導体層を加工してゲート電
極を形成する工程と、第１不純物領域の半導体領域に第
２導電型の不純物を導入し、ゲート電極と自己整合的に
低不純物濃度のソース、ドレインを形成する工程と、第
１不純物領域内のゲート電極に側壁を形成する工程と、
第１不純物領域の半導体領域に第２導電型の不純物を導
入し、ゲート電極および側壁と自己整合的に高不純物濃
度のソース、ドレインを形成する工程と、全面に厚い絶
縁膜を堆積する工程と、前記第２不純物領域内の厚い絶
縁膜および導体層を加工してゲート電極を形成する工程
と、第２不純物領域の半導体領域に第１導電型の不純物
を導入し、ゲート電極と自己整合的に低不純物濃度のソ
ース、ドレインを形成する工程と、第２不純物領域内の
ゲート電極に側壁を形成する工程と、第２不純物領域の
半導体領域に第１導電型の不純物を導入し、ゲート電極
および側壁と自己整合的に高不純物濃度のソース、ドレ
インを形成する工程とを有するＭＩＳ型半導体集積回路
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252233A JP2806226B2 (ja) | 1993-09-14 | 1993-09-14 | Ｍｉｓ型半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252233A JP2806226B2 (ja) | 1993-09-14 | 1993-09-14 | Ｍｉｓ型半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786423A true JPH0786423A (ja) | 1995-03-31 |
| JP2806226B2 JP2806226B2 (ja) | 1998-09-30 |
Family
ID=17234375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5252233A Expired - Lifetime JP2806226B2 (ja) | 1993-09-14 | 1993-09-14 | Ｍｉｓ型半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806226B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6055658A (ja) * | 1983-09-06 | 1985-03-30 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63272066A (ja) * | 1987-04-30 | 1988-11-09 | Nec Corp | 半導体装置の製造方法 |
-
1993
- 1993-09-14 JP JP5252233A patent/JP2806226B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6055658A (ja) * | 1983-09-06 | 1985-03-30 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63272066A (ja) * | 1987-04-30 | 1988-11-09 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2806226B2 (ja) | 1998-09-30 |
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