JP2010510615A - 改良形書込み動作を行う2ポートsram - Google Patents
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Abstract
Description
図5に示すように、読出し動作は、時間t0で開始され、時間t1で終了する。時間t0で、書込みワード線WWL0は論理ハイであり、Pチャネル・アクセス・トランジスタ60および62を実質的に非導通状態にし、それ故、1対の交差結合インバータ40は、ストレージ・ノードSN/SNBの論理状態を維持することができる。ストレージ・ノードSNは、論理ロー電圧に維持される。読出しビット線RBL0は、論理ハイにプリチャージされる。他の実施形態の場合には、読出しビット線は、グランドまたは中間電圧にプリチャージすることができる。時間t0の直後に、行デコーダ14は、読出しワード線RWL0を論理ハイであるとアサートし、Nチャネル・トランジスタ58を導通状態にする。Nチャネル・トランジスタ56は、実質的に非導通状態になっている。何故なら、ストレージ・ノードSNが論理ローを格納しているからである。読出しビット線RBL0は、列ロジック16により論理ハイであると読み出される。論理ハイは、列ロジック16のセンス・アンプに供給され、次に、DATAのビットとして出力される。所定の長さの時間が経過した後で、読出し動作が終了し、読出しワード線RWL0は論理ロー電位に戻る。読出しワード線RWL0が論理ローであるので、トランジスタ58が実質的に非導通状態になり、列ロジック16のビット線プリチャージ回路は、必要に応じて、他の読出し動作の準備中、読出しビット線RBL0の電位を論理ハイに戻すことができる。
今まで特定の実施形態を参照しながら種々の利益、他の利点および問題の解決方法について説明してきたが、すべての利益、利点または解決方法をもっと優れたものにすることができる利益、利点または解決方法は、任意のまたはすべての請求項の重要な、必要なまたは本質的な機能または要素と解釈すべきではない。本明細書で使用する場合、「結合される」という用語は、接続されることを意味する。しかし、この結合は、直接的結合または機械的結合でなくてもよい。本明細書で使用する場合、「備える」、「備えている」またはその任意の他の派生語は、要素のリストを備えるプロセス、方法、物品または装置が、これらの要素を含むばかりでなく、リストに明示されていないか、またはこのようなプロセス、方法、物品または装置固有の他の要素を含むことができるように、非排他的な内容を含むことができるようにするためのものである。
Claims (20)
- ワード線に結合されたメモリ・セルであって、
第1の電源電圧を受け取るための第1の電源端子と、第2の電源電圧を受け取るための第2の電源端子とを有する1対の交差結合インバータであって、前記第2の電源端子が前記ワード線に接続された1対の交差結合インバータを備えるメモリ・セル。 - 前記1対の交差結合インバータが、
第1のストレージ・ノードに結合された入力端子と出力端子と、を有する第1のインバータと、
前記第1のインバータの前記出力端子に結合された入力端子と、前記第1のストレージ・ノードのところで前記第1のインバータの前記入力端子に結合された出力端子とを有する第2のインバータと、
を備える請求項1に記載のメモリ・セル。 - 前記第1のストレージ・ノードに結合された第1のアクセス・トランジスタと、前記第2のストレージ・ノードに結合された第2のアクセス・トランジスタとをさらに備える請求項1に記載のメモリ・セル。
- 前記第1のストレージ・ノードおよび前記第2のストレージ・ノードのうちの少なくとも一方に結合された少なくとも1つの読出しポートをさらに備え、前記少なくとも1つの読出しポートが、
グランド端子に結合された第1の電流電極と、前記第1のストレージ・ノードに結合された制御電極と、第2の電流電極とを有する第1のトランジスタと、
前記第1のトランジスタの前記第2の電流電極に結合された第1の電流電極と、読出しワード線に結合された制御電極と、読出しビット線に結合された第2の電流電極とを有する第2のトランジスタと、
を備える請求項3に記載のメモリ・セル。 - 前記第1のインバータが、
前記第1の電源電圧端子に結合された第1の電流電極と、前記第1のストレージ・ノードに結合された制御電極と、前記第2のストレージ・ノードに結合された第2の電流電極とを有する第1のトランジスタと、
前記第1のトランジスタの前記第2の電流電極に結合された第1の電流電極と、前記第1のトランジスタの前記制御電極に結合された制御電極と、前記第2の電源端子に結合された第2の電流電極とを有する第2のトランジスタと、
を備える請求項2に記載のメモリ・セル。 - 前記第2のインバータが、
前記第1の電源電圧端子に結合された第1の電流電極と、前記第2のストレージ・ノードに結合された制御電極と、前記第1のストレージ・ノードに結合された第2の電流電極とを有する第3のトランジスタと、
前記第3のトランジスタの前記第2の電流電極に結合された第1の電流電極と、前記第3のトランジスタの前記制御電極に結合された制御電極と、前記第2の電源電圧端子に結合された第2の電流電極とを有する第4のトランジスタと、
を備える請求項5に記載のメモリ・セル。 - 前記第1のアクセス・トランジスタおよび前記第2のアクセス・トランジスタそれぞれが、pチャネル・トランジスタである請求項3に記載のメモリ・セル。
- 前記第1のアクセス・トランジスタおよび前記第2のアクセス・トランジスタそれぞれが、nチャネル・トランジスタである請求項3に記載のメモリ・セル。
- 請求項1に記載のメモリ・セルを備えるメモリ。
- ワード線に結合されたメモリ・セルであって、
第1のストレージ・ノードに結合された第1のアクセス・トランジスタおよび第2のストレージ・ノードに結合された第2のアクセス・トランジスタと、
前記第1のストレージ・ノードおよび前記第2のストレージ・ノードのうちの少なくとも一方に結合された少なくとも1つの読出しポートと、
第1の電源電圧を受け取るための第1の電源端子と、第2の電源電圧を受け取るための第2の電源端子とを有する1対の交差結合インバータであって、前記第2の電源端子が前記ワード線に接続され、前記1対の交差結合インバータが、
前記第1のストレージ・ノードに結合された入力端子と、出力端子とを有する第1のインバータと、
前記第1のインバータの前記出力端子に結合された入力端子と、前記第1のストレージ・ノードのところで前記第1のインバータの前記入力端子に結合された出力端子とを有する第2のインバータと、
を備える1対の交差結合インバータと、
を備えるメモリ・セル。 - 前記少なくとも1つの読出しポートが、
グランド端子に結合された第1の電流電極と、前記第1のストレージ・ノードに結合された制御電極と、第2の電流電極とを有する第1のトランジスタと、
前記第1のトランジスタの前記第2の電流電極に結合された第1の電流電極と、読出しワード線に結合された制御電極と、読出しビット線に結合された第2の電流電極とを有する第2のトランジスタと、
を備える請求項10に記載のメモリ・セル。 - 前記第1のインバータが、
前記第1の電源電圧端子に結合された第1の電流電極と、前記第1のストレージ・ノードに結合された制御電極と、前記第2のストレージ・ノードに結合された第2の電流電極とを有する第1のトランジスタと、
前記第1のトランジスタの前記第2の電流電極に結合された第1の電流電極と、前記第1のトランジスタの前記制御電極に結合された制御電極と、前記第2の電源端子に結合された第2の電流電極とを有する第2のトランジスタと、
を備える請求項10に記載のメモリ・セル。 - 前記第2のインバータが、
前記第1の電源電圧端子に結合された第1の電流電極と、前記第2のストレージ・ノードに結合された制御電極と、前記第1のストレージ・ノードに結合された第2の電流電極とを有する第3のトランジスタと、
前記第3のトランジスタの前記第2の電流電極に結合された第1の電流電極と、前記第3のトランジスタの前記制御電極に結合された制御電極と、前記第2の電源電圧端子に結合された第2の電流電極とを有する第4のトランジスタと、
を備える請求項12に記載のメモリ・セル。 - 前記第1のアクセス・トランジスタおよび前記第2のアクセス・トランジスタそれぞれが、pチャネル・トランジスタである請求項10に記載のメモリ・セル。
- 前記第1のアクセス・トランジスタおよび前記第2のアクセス・トランジスタそれぞれが、nチャネル・トランジスタである請求項10に記載のメモリ・セル。
- 少なくとも請求項10に記載のメモリ・セルを備えるメモリ。
- ワード線に結合された少なくとも1つのメモリ・セルを備えるメモリにアクセスするための方法であって、前記少なくとも1つのメモリ・セルが、第1の電源電圧を受け取るための第1の電源端子と、第2の電源電圧を受け取るための第2の電源端子とを有する1対の交差結合インバータを備え、前記方法が、
前記少なくとも1つのメモリ・セル内に格納する目的でビットを書き込むために前記ワード線上の信号を受信することができるようにするステップであって、前記ワード線が、前記第2の電源端子に直接接続されるステップを含む方法。 - 前記少なくとも1つのメモリ・セルが、第1のストレージ・ノードに結合された第1のアクセス・トランジスタと、第2のストレージ・ノードに結合された第2のアクセス・トランジスタとをさらに備える請求項17に記載の方法。
- 前記少なくとも1つのメモリ・セルが、前記少なくとも1つのメモリ・セル内にすでに格納しているビットに対して読出し動作またはデータ保持動作を行うことができるようにするステップをさらに含む請求項17に記載の方法。
- 前記第2の電源端子に前記書込み信号に対応する電圧を結合することにより、標準メモリ・セルへの書込み動作と比較した場合に、前記少なくとも1つのメモリ・セルへのより低い電圧でより高速の書込み動作をできるようにするステップをさらに含む請求項19に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/561,206 | 2006-11-17 | ||
US11/561,206 US7440313B2 (en) | 2006-11-17 | 2006-11-17 | Two-port SRAM having improved write operation |
PCT/US2007/079709 WO2008063741A2 (en) | 2006-11-17 | 2007-09-27 | Two-port sram having improved write operation |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013203039A Division JP2013257937A (ja) | 2006-11-17 | 2013-09-30 | 改良形書込み動作を行う2ポートsramとその動作方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2010510615A true JP2010510615A (ja) | 2010-04-02 |
JP2010510615A5 JP2010510615A5 (ja) | 2010-11-11 |
JP5675105B2 JP5675105B2 (ja) | 2015-02-25 |
Family
ID=39416754
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009537251A Expired - Fee Related JP5675105B2 (ja) | 2006-11-17 | 2007-09-27 | 改良形書込み動作を行う2ポートsram |
JP2013203039A Pending JP2013257937A (ja) | 2006-11-17 | 2013-09-30 | 改良形書込み動作を行う2ポートsramとその動作方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013203039A Pending JP2013257937A (ja) | 2006-11-17 | 2013-09-30 | 改良形書込み動作を行う2ポートsramとその動作方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7440313B2 (ja) |
JP (2) | JP5675105B2 (ja) |
CN (1) | CN101529521B (ja) |
TW (1) | TW200823901A (ja) |
WO (1) | WO2008063741A2 (ja) |
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2007
- 2007-09-27 CN CN2007800391696A patent/CN101529521B/zh not_active Expired - Fee Related
- 2007-09-27 WO PCT/US2007/079709 patent/WO2008063741A2/en active Application Filing
- 2007-09-27 JP JP2009537251A patent/JP5675105B2/ja not_active Expired - Fee Related
- 2007-10-11 TW TW096138041A patent/TW200823901A/zh unknown
-
2013
- 2013-09-30 JP JP2013203039A patent/JP2013257937A/ja active Pending
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Also Published As
Publication number | Publication date |
---|---|
CN101529521B (zh) | 2012-05-23 |
CN101529521A (zh) | 2009-09-09 |
JP2013257937A (ja) | 2013-12-26 |
US20080117665A1 (en) | 2008-05-22 |
TW200823901A (en) | 2008-06-01 |
WO2008063741A2 (en) | 2008-05-29 |
JP5675105B2 (ja) | 2015-02-25 |
US7440313B2 (en) | 2008-10-21 |
WO2008063741A3 (en) | 2008-07-24 |
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Legal Events
Date | Code | Title | Description |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100927 |
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A621 | Written request for application examination |
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RD04 | Notification of resignation of power of attorney |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
A02 | Decision of refusal |
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|
A521 | Written amendment |
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|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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A521 | Written amendment |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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