JPS6326906B2 - - Google Patents
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- Publication number
- JPS6326906B2 JPS6326906B2 JP56213641A JP21364181A JPS6326906B2 JP S6326906 B2 JPS6326906 B2 JP S6326906B2 JP 56213641 A JP56213641 A JP 56213641A JP 21364181 A JP21364181 A JP 21364181A JP S6326906 B2 JPS6326906 B2 JP S6326906B2
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- JP
- Japan
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- activation
- specific address
- activated
- flop
- flip
- Prior art date
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- Expired
Links
- 230000004913 activation Effects 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 5
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
＜分野＞
本発明はマスタプロセツサから、チヤネル等に
設けられるサブプロセツサへの起動を制御する起
動制御方式に関し、特に特定のアドレスをアクセ
スしてサブプロセツサを起動する起動制御方式に
関するものである。
設けられるサブプロセツサへの起動を制御する起
動制御方式に関し、特に特定のアドレスをアクセ
スしてサブプロセツサを起動する起動制御方式に
関するものである。
＜背景＞
一般に、マスタプロセツサ、スレーブプロセツ
サ等複数のプロセツサを有するシステムにおいて
は、マスタプロセツサからスレーブプロセツサ
に、特定の処理、例えばスレーブプロセツサのデ
ータをマスタプロセツサのメインメモリにDMA
転送する処理等を依頼する際、依頼内容を各プロ
セツサ間の連絡を行うインターフエースレジスタ
に書込み、しかる後、スレーブプロセツサ側の特
定のアドレスをアクセスして処理を依頼するよう
にしている。
サ等複数のプロセツサを有するシステムにおいて
は、マスタプロセツサからスレーブプロセツサ
に、特定の処理、例えばスレーブプロセツサのデ
ータをマスタプロセツサのメインメモリにDMA
転送する処理等を依頼する際、依頼内容を各プロ
セツサ間の連絡を行うインターフエースレジスタ
に書込み、しかる後、スレーブプロセツサ側の特
定のアドレスをアクセスして処理を依頼するよう
にしている。
＜従来技術＞
第１図は従来の起動制御方式を説明するブロツ
ク図である。
ク図である。
図中１はMPU（マイクロプロセツサを略す）、
２はインターフエースレジスタ、３はデコーダ、
４はアンドゲート、５はフリツプフロツプ、６は
スレープCPUである。
２はインターフエースレジスタ、３はデコーダ、
４はアンドゲート、５はフリツプフロツプ、６は
スレープCPUである。
第１図ａに示す装置の動作を説明する。
MPU１はスレーブCPU６を起動する際、先ず
インターフエースレジスタ２に依頼事項を示すデ
ータを書込む。次にMPU１は特定のビツト位置
が値“１”となる起動ワードと、フリツプフロツ
プ５に割付けられた特定のアドレスＸをアクセス
する。
インターフエースレジスタ２に依頼事項を示すデ
ータを書込む。次にMPU１は特定のビツト位置
が値“１”となる起動ワードと、フリツプフロツ
プ５に割付けられた特定のアドレスＸをアクセス
する。
このアドレスＸはデコーダ３によりデコードさ
れ、起動アドレスが選択されたものとしてアンド
ゲート４を開状態にする。
れ、起動アドレスが選択されたものとしてアンド
ゲート４を開状態にする。
また、上記の特定のビツト位置に対応するバス
１ａの線から引出された線路が、アンドゲート４
の他入力として接続されており、起動ビツトが立
つとアンドゲート４を介し、フリツプフロツプ５
をセツトする。フリツプフロツプ５の出力はスレ
ーブCPU６の割込み信号、或いは起動状態表示
信号として使用されており、スレーブCPU６に、
割込み処理、或いはセンス処理を行わせ、起動さ
れた事を知らせるようにされる。スレーブCPU
６は、この起動によりインターフエースレジスタ
２の内容を読取り、依頼された処理を遂行する。
１ａの線から引出された線路が、アンドゲート４
の他入力として接続されており、起動ビツトが立
つとアンドゲート４を介し、フリツプフロツプ５
をセツトする。フリツプフロツプ５の出力はスレ
ーブCPU６の割込み信号、或いは起動状態表示
信号として使用されており、スレーブCPU６に、
割込み処理、或いはセンス処理を行わせ、起動さ
れた事を知らせるようにされる。スレーブCPU
６は、この起動によりインターフエースレジスタ
２の内容を読取り、依頼された処理を遂行する。
＜問題点＞
しかしながら、本従来例の場合、アンドゲー
ト、或いはバスからの引出線等ハードウエアが大
きく、大型化する欠点、更には起動ビツト位置が
固定されるため、起動制御に汎用性がない欠点を
有している。
ト、或いはバスからの引出線等ハードウエアが大
きく、大型化する欠点、更には起動ビツト位置が
固定されるため、起動制御に汎用性がない欠点を
有している。
また前者の欠点に対しては、起動ワードを用い
ず特定のアドレスをデコードした信号のみで、ス
レーブ側を起動をする手法も考えられるが、誤起
動する可能性が極めて大きく、引いてはスレーブ
CPUの暴走、そしてシステムダウンへとつなが
る可能性も大きい。
ず特定のアドレスをデコードした信号のみで、ス
レーブ側を起動をする手法も考えられるが、誤起
動する可能性が極めて大きく、引いてはスレーブ
CPUの暴走、そしてシステムダウンへとつなが
る可能性も大きい。
＜目的＞
本発明の目的は、以上の欠点を解消し得、ハー
ドを大きくすることなく、確実に起動しない起動
制御方式を提供することにある。
ドを大きくすることなく、確実に起動しない起動
制御方式を提供することにある。
＜構成＞
本発明においては、特定アドレスのみをデコー
ドした信号でセツトされるフリツプフロツプを設
けるとともに、インターフエースレジスタに当該
特定アドレスを記憶アドレスとする格納領域を設
け、この領域に起動ワードを書込み可能に構成
し、起動時にフリツプフロツプへの書込みと、イ
ンターフエースレジスタの書込みを同時に行い、
スレーブ側では、フリツプフロツプの状態を見て
起動された事を判断し、インターフエースレジス
タの当該起動ワードを読取り確認して処理依頼事
項を遂行するようにしたものである。
ドした信号でセツトされるフリツプフロツプを設
けるとともに、インターフエースレジスタに当該
特定アドレスを記憶アドレスとする格納領域を設
け、この領域に起動ワードを書込み可能に構成
し、起動時にフリツプフロツプへの書込みと、イ
ンターフエースレジスタの書込みを同時に行い、
スレーブ側では、フリツプフロツプの状態を見て
起動された事を判断し、インターフエースレジス
タの当該起動ワードを読取り確認して処理依頼事
項を遂行するようにしたものである。
＜実施例＞
第２図は本発明の一実施例のブロツク図、第３
図はスレーブCPU側の処理フローチヤートであ
る。
図はスレーブCPU側の処理フローチヤートであ
る。
図中、第１図に用いたものと同じものは同一番
号で示す。また２１は特定アドレスＸが割付けら
れた格納領域、２１′は起動ビツト、２２はゲー
ト回路であつて、共通バス１ａからのアドレスデ
ータとスレーブCPU６が出力するアドレスデー
タとを切替えて、インターフエースレジスタ２に
供給するものである。
号で示す。また２１は特定アドレスＸが割付けら
れた格納領域、２１′は起動ビツト、２２はゲー
ト回路であつて、共通バス１ａからのアドレスデ
ータとスレーブCPU６が出力するアドレスデー
タとを切替えて、インターフエースレジスタ２に
供給するものである。
第３図のフローチヤートは、第２図のスレーブ
CPU６の処理を説明するものであり、フリツプ
フロツプ５の出力信号を割込み信号とした場合の
処理フローチヤートを示す。
CPU６の処理を説明するものであり、フリツプ
フロツプ５の出力信号を割込み信号とした場合の
処理フローチヤートを示す。
先ず、MPU１はバス１ａを介し、特定アドレ
スＸを除くインターフエースレジスタ２の各アド
レスに前述の如く、依頼事項の詳細を示すデータ
を格納する。
スＸを除くインターフエースレジスタ２の各アド
レスに前述の如く、依頼事項の詳細を示すデータ
を格納する。
次に、MPU１は特定のアドレスＸを示すアド
レス信号と、起動ビツト２１′を含む起動ワード
をバス１ａに供給する。ゲート２２はこの時、バ
ス１ａのアドレス信号をインターフエースレジス
タ２に供給する。従つて当該特定アドレスＸがこ
の時指定され、その格納領域２１は起動ワードが
書込まれる。これと同時にデコーダ３は、特定ア
ドレスＸが供給されたことにより、その出力値は
値“０”から“１”に変化する。
レス信号と、起動ビツト２１′を含む起動ワード
をバス１ａに供給する。ゲート２２はこの時、バ
ス１ａのアドレス信号をインターフエースレジス
タ２に供給する。従つて当該特定アドレスＸがこ
の時指定され、その格納領域２１は起動ワードが
書込まれる。これと同時にデコーダ３は、特定ア
ドレスＸが供給されたことにより、その出力値は
値“０”から“１”に変化する。
インターフエースレジスタ２への起動ワードの
書込みタイミングと同期してフリツプフロツプ５
は、デコーダ３の出力をセツトするよう構成され
ており、値が変化した事によつてスレーブCPU
６に割込信号を発生する。
書込みタイミングと同期してフリツプフロツプ５
は、デコーダ３の出力をセツトするよう構成され
ており、値が変化した事によつてスレーブCPU
６に割込信号を発生する。
第３図参照。
第２図のスレーブCPU６は割込みが発生する
迄は、他の処理を遂行しており、割込発生時点
で、割込処理ルーチンに移行する。
迄は、他の処理を遂行しており、割込発生時点
で、割込処理ルーチンに移行する。
割込処理ルーチンでは、先ず、第２図に図示し
たフリツプフロツプ５を含む図示されない割込レ
ジスタの状態を読取り、フリツプフロツプ５が割
込原因である事を判別する。判別後、フリツプフ
ロツプ５をリセツトする。
たフリツプフロツプ５を含む図示されない割込レ
ジスタの状態を読取り、フリツプフロツプ５が割
込原因である事を判別する。判別後、フリツプフ
ロツプ５をリセツトする。
この割込原因に基き、第２図ゲート回路２２を
介し、特定アドレスＸを読取る。次に、当該特定
アドレスＸの格納領域２１に格納されたデータに
起動ビツトが立つているか否かを判別する。判別
後、起動ビツトが立つていない場合、基の処理に
戻る。而して起動ビツトが立つている場合には、
インターフエースレジスタ２に格納された依頼内
容を読取り、依頼された内容を処理し、処理完了
後、基の処理に戻る。
介し、特定アドレスＸを読取る。次に、当該特定
アドレスＸの格納領域２１に格納されたデータに
起動ビツトが立つているか否かを判別する。判別
後、起動ビツトが立つていない場合、基の処理に
戻る。而して起動ビツトが立つている場合には、
インターフエースレジスタ２に格納された依頼内
容を読取り、依頼された内容を処理し、処理完了
後、基の処理に戻る。
＜効果＞
以上説明した様に本発明によれば、フリツプフ
ロツプ、即ちフラグ手段の出力はレジスタ等に対
する書込み信号によつてセツトされ、単に起動予
備信号として使用し、起動ワードを確めて、起動
された状態となる系態をとるため誤起動がなく、
更に起動ビツトを複数にし、複数種類の起動がで
きる様にもし得、起動制御手法に汎用性があると
いう効果を奏することができる。
ロツプ、即ちフラグ手段の出力はレジスタ等に対
する書込み信号によつてセツトされ、単に起動予
備信号として使用し、起動ワードを確めて、起動
された状態となる系態をとるため誤起動がなく、
更に起動ビツトを複数にし、複数種類の起動がで
きる様にもし得、起動制御手法に汎用性があると
いう効果を奏することができる。
第１図は従来起動制御方式を説明するためのブ
ロツク図、第２図は本発明の一実施例のブロツク
図、第３図は処理フローチヤートである。 図中１はMPU、１ａはバス、２はインターフ
エースレジスタ、３はデコーダ、５はフリツプフ
ロツプ、６はスレーブCPU、２１は起動ワード、
２１′は起動ビツトである。
ロツク図、第２図は本発明の一実施例のブロツク
図、第３図は処理フローチヤートである。 図中１はMPU、１ａはバス、２はインターフ
エースレジスタ、３はデコーダ、５はフリツプフ
ロツプ、６はスレーブCPU、２１は起動ワード、
２１′は起動ビツトである。
Claims (1)
- 【特許請求の範囲】 １ 起動装置と被起動装置とがバスに接続されて
成り、起動装置が被起動装置の特定のアドレスを
アクセスした時該被起動装置が起動される起動制
御方式において、 該特定のアドレスに割付けられ起動ビツトを含
む起動ワードが、起動時に書込まれる格納領域を
持つ記憶手段と、 特定のアドレスがアクセスされ書込み信号があ
つた場合にセツトされるフラグ手段とを備え、 該被起動装置は該特定のアドレスを読取り、該
格納領域に格納されたデータが、該起動ワードを
含む起動ワードである場合に起動される事を特徴
とする起動制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21364181A JPS58115572A (ja) | 1981-12-29 | 1981-12-29 | 起動制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21364181A JPS58115572A (ja) | 1981-12-29 | 1981-12-29 | 起動制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58115572A JPS58115572A (ja) | 1983-07-09 |
| JPS6326906B2 true JPS6326906B2 (ja) | 1988-06-01 |
Family
ID=16642510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21364181A Granted JPS58115572A (ja) | 1981-12-29 | 1981-12-29 | 起動制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115572A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5463644A (en) * | 1977-10-31 | 1979-05-22 | Toshiba Corp | Multiprocessing system |
| JPS58101361A (ja) * | 1981-12-14 | 1983-06-16 | Hitachi Ltd | デ−タ処理装置 |
-
1981
- 1981-12-29 JP JP21364181A patent/JPS58115572A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5463644A (en) * | 1977-10-31 | 1979-05-22 | Toshiba Corp | Multiprocessing system |
| JPS58101361A (ja) * | 1981-12-14 | 1983-06-16 | Hitachi Ltd | デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58115572A (ja) | 1983-07-09 |
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