JPS6174045A - マルチプロセツサシステムにおけるチヤネル制御方式 - Google Patents
マルチプロセツサシステムにおけるチヤネル制御方式Info
- Publication number
- JPS6174045A JPS6174045A JP59195059A JP19505984A JPS6174045A JP S6174045 A JPS6174045 A JP S6174045A JP 59195059 A JP59195059 A JP 59195059A JP 19505984 A JP19505984 A JP 19505984A JP S6174045 A JPS6174045 A JP S6174045A
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- JP
- Japan
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- channel
- cpu
- register
- exclusive control
- channel device
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数の演算処理装置（以後、ＣＰＵと呼ぶ
）とＩっ又は複数のチャネル装置とが共通バスを介して
接続され、Ｉっのチャネル装置が複数のＣＰＵがらアク
セスされるマルチプロセッサシステムにおけるチャネル
制御方式にかがねる。
）とＩっ又は複数のチャネル装置とが共通バスを介して
接続され、Ｉっのチャネル装置が複数のＣＰＵがらアク
セスされるマルチプロセッサシステムにおけるチャネル
制御方式にかがねる。
ＣＰＵとチャネル装置との間における情報のやりとりに
は、主記憶装置を介して行うチャネルコマンドワード（
ＣＣＷ）方式と、主記憶のアドレス空間に割付けられた
アドレスを持つチャネル制御レジスタをチャネル装置に
有し、そのレジスタを介して制御を行う方式とがある。
は、主記憶装置を介して行うチャネルコマンドワード（
ＣＣＷ）方式と、主記憶のアドレス空間に割付けられた
アドレスを持つチャネル制御レジスタをチャネル装置に
有し、そのレジスタを介して制御を行う方式とがある。
第４図は、従来のシングルＣＰＵシステムに使用されて
いたチャネル制御レジスタの一般的な構成例を示す。図
において、３１はステータスレジスタ（ＳＴＲ） 、３
２はバイトカウントレジスタ（ＢＣＲ）、３３は主記憶
アドレスレジスタ（ＭＡＲ）、そして３４はコマンドレ
ジスタ（ＣＭＲ）である。
いたチャネル制御レジスタの一般的な構成例を示す。図
において、３１はステータスレジスタ（ＳＴＲ） 、３
２はバイトカウントレジスタ（ＢＣＲ）、３３は主記憶
アドレスレジスタ（ＭＡＲ）、そして３４はコマンドレ
ジスタ（ＣＭＲ）である。
ＣＰＵがチャネル装置に対してアクセスする場合、まず
、５ＴＲ３１を参照し、アクセス可能かどうかを判定す
る。アクセス可能であれば、ＢＣＲ３２と、ＭＡＲ３３
と、そしてＣＭＲ３４とに必要なデータを書込み、チャ
ネル装置に対して処理を依頼する。一方、チャネル装置
は処理を終了すると、割込みをＣＰＵに対して発生させ
る。
、５ＴＲ３１を参照し、アクセス可能かどうかを判定す
る。アクセス可能であれば、ＢＣＲ３２と、ＭＡＲ３３
と、そしてＣＭＲ３４とに必要なデータを書込み、チャ
ネル装置に対して処理を依頼する。一方、チャネル装置
は処理を終了すると、割込みをＣＰＵに対して発生させ
る。
〔発明が解決しようとする問題点］
このようなチャネル制御レジスタを有するチャネル装置
を使用して、マルチプロセッサシステムを構成すると、
排他的なチャネル装置の獲得制御をするために、チャネ
ル装置の使用状態を管理する情報を、例えばステータス
情報としてメインメモリ等に設けることが必要となり、
各ＣＰＵの重複アクセスを防止するために、各ＣＰＵは
マスターとなるＣＰＵ等で、そのアクセスを管理しなけ
ればならない。このようなことから、その制御が複雑と
なって、各ＣＰＵの負荷が大きくなる欠点がある。
を使用して、マルチプロセッサシステムを構成すると、
排他的なチャネル装置の獲得制御をするために、チャネ
ル装置の使用状態を管理する情報を、例えばステータス
情報としてメインメモリ等に設けることが必要となり、
各ＣＰＵの重複アクセスを防止するために、各ＣＰＵは
マスターとなるＣＰＵ等で、そのアクセスを管理しなけ
ればならない。このようなことから、その制御が複雑と
なって、各ＣＰＵの負荷が大きくなる欠点がある。
また、ＣＰＵがチャネル装置を占有する時間は小さいほ
どよいが、このような管理をすると、チャネル装置が開
放されてから、それが他のＣＰＵに使用されるまで、無
駄な時間が生じるという問題がある。
どよいが、このような管理をすると、チャネル装置が開
放されてから、それが他のＣＰＵに使用されるまで、無
駄な時間が生じるという問題がある。
この発明の目的は、マルチプロセッサシステムでのチャ
ネル制御方式において、ＣＰＵの負荷をできる限り小さ
くし且つ■つのＣＰＵがチャネル装置を開放してから次
に使用するまでの時間を短かくできるようなＣＰＵの排
他制御及び割込み制御を実現できるチャネル制御方式を
提供するにある。
ネル制御方式において、ＣＰＵの負荷をできる限り小さ
くし且つ■つのＣＰＵがチャネル装置を開放してから次
に使用するまでの時間を短かくできるようなＣＰＵの排
他制御及び割込み制御を実現できるチャネル制御方式を
提供するにある。
上記問題を達成するために、この発明は、共通バスによ
って接続されている複数の演算処理装置からアクセスさ
れるチャネル装置が、コマンド終了信号を発信するＣＰ
Ｕ割込みアドレス記憶部と、排他制御フラグ及びチャネ
ル番号を記憶する排他制御記憶部とを備え、前記複数の
各演算処理装置は、チャネル装置を獲得する場合に、前
記排他制御フラグを参照して行ない、獲得に際して、前
記排他制御フラグ及び前記ＣＰＵ割込みアドレスレジス
タに自己の割込みアドレスをセントするものであり、前
記チャネル装置は、コマンド実行終了時に、前記排他制
御フラグをリセットし、ＣＰＵ割込みアドレス記憶部の
アドレス情報に従ってチャネル番号部の内容を転送しよ
うとするものである。
って接続されている複数の演算処理装置からアクセスさ
れるチャネル装置が、コマンド終了信号を発信するＣＰ
Ｕ割込みアドレス記憶部と、排他制御フラグ及びチャネ
ル番号を記憶する排他制御記憶部とを備え、前記複数の
各演算処理装置は、チャネル装置を獲得する場合に、前
記排他制御フラグを参照して行ない、獲得に際して、前
記排他制御フラグ及び前記ＣＰＵ割込みアドレスレジス
タに自己の割込みアドレスをセントするものであり、前
記チャネル装置は、コマンド実行終了時に、前記排他制
御フラグをリセットし、ＣＰＵ割込みアドレス記憶部の
アドレス情報に従ってチャネル番号部の内容を転送しよ
うとするものである。
しかるべき構成を取ることにより、ＣＰＵの割込み応答
時間にかかわらず、コマンド終了と同時にチャネル装置
の占有を開放したり、又は、その占有を継続することが
可能となる。
時間にかかわらず、コマンド終了と同時にチャネル装置
の占有を開放したり、又は、その占有を継続することが
可能となる。
（実施例〕
第１．第２および第３図は、この発明の一実施例である
。第１図はマルチＣＰＵシステムの一般的構成を示すも
ので、１は共通バス、２及び３はＣＰＵ、そして４及び
５はチャネル装置である。
。第１図はマルチＣＰＵシステムの一般的構成を示すも
ので、１は共通バス、２及び３はＣＰＵ、そして４及び
５はチャネル装置である。
また、チャネル装置４及び５内でブロックとして示され
ている６及び７は、ＣＰＵ２及び３との情報のやりとり
を行うのに使用されるチャネル制御レジスタであり、第
４図に示されている従来の制御レジスタの他に、第２図
に示されているＣＰＵ割込みアドレスレジスタ１０及び
排他制御レジスタ２０を存している。
ている６及び７は、ＣＰＵ２及び３との情報のやりとり
を行うのに使用されるチャネル制御レジスタであり、第
４図に示されている従来の制御レジスタの他に、第２図
に示されているＣＰＵ割込みアドレスレジスタ１０及び
排他制御レジスタ２０を存している。
ここに、第２図は、ＣＰＵ割込みアドレスレジスタ１０
及び排他制御レジスタ２０の構成及びその動作説明図で
ある。第２図での右側は各ｃｐｕの内部構成を、そして
左側は各チャネル装置の主要な内部構成を示している。
及び排他制御レジスタ２０の構成及びその動作説明図で
ある。第２図での右側は各ｃｐｕの内部構成を、そして
左側は各チャネル装置の主要な内部構成を示している。
図から見られるように、排他制御レジスタ２０は使用中
か否かを示すＩビットの排他制御フラグ（ＡＲＰ）１１
．４種類のモードを識別するための排他制御モード手旨
定部（ＭＯＤ）１２及びチャネル番号部（ＣＨＮＯ）１
４から成っている。ここに、チャネル番号部１４はその
先頭ビット位置１３がエラー情報を記憶するものである
。また、１５はデコーダ、１６．１７及び１８はゲート
、１０２，１０３はモード選択信号ライン、１００はコ
マンド終了信号ライン、１０１はコマンド実行時のエラ
ー信号ラインである。ここで、デコーダ１５．ゲート１
６．１７等は、設定されたモードに応して選択的にＡＲ
ＦＩＩのフラグをリセットする信号を発生する。一方、
ＣＰＵ側において、２２はチャネル装置からの割込み情
報を一時保有する割込みレジスタ、２３はファーストイ
ン・ファーストアウトメモリ （Ｆｔ Ｆｏ ） 、
２４はローカ／Ｌ／バーＦ−’Ｊ 、２６ ハ演算部、
２５はローカルバス、そして１０４はＦＨＦｏ２３にデ
ータが存在することを示す検出信号ラインである。
か否かを示すＩビットの排他制御フラグ（ＡＲＰ）１１
．４種類のモードを識別するための排他制御モード手旨
定部（ＭＯＤ）１２及びチャネル番号部（ＣＨＮＯ）１
４から成っている。ここに、チャネル番号部１４はその
先頭ビット位置１３がエラー情報を記憶するものである
。また、１５はデコーダ、１６．１７及び１８はゲート
、１０２，１０３はモード選択信号ライン、１００はコ
マンド終了信号ライン、１０１はコマンド実行時のエラ
ー信号ラインである。ここで、デコーダ１５．ゲート１
６．１７等は、設定されたモードに応して選択的にＡＲ
ＦＩＩのフラグをリセットする信号を発生する。一方、
ＣＰＵ側において、２２はチャネル装置からの割込み情
報を一時保有する割込みレジスタ、２３はファーストイ
ン・ファーストアウトメモリ （Ｆｔ Ｆｏ ） 、
２４はローカ／Ｌ／バーＦ−’Ｊ 、２６ ハ演算部、
２５はローカルバス、そして１０４はＦＨＦｏ２３にデ
ータが存在することを示す検出信号ラインである。
第３図は、第２図での排他制御レジスタ２ｏでの２ビツ
ト構成のコードによる排他制御モード指定部１２の内容
を示している。モード０として２ビツトが“００″のと
きは、排他制御フラグ（ＡＲＰ）１１が常に１で、これ
がリセ−／ トされず、■っのＣＰＵがチャネル装置を
継続して占有するモードである。
ト構成のコードによる排他制御モード指定部１２の内容
を示している。モード０として２ビツトが“００″のと
きは、排他制御フラグ（ＡＲＰ）１１が常に１で、これ
がリセ−／ トされず、■っのＣＰＵがチャネル装置を
継続して占有するモードである。
モード１として２ビツトが“Ｏ１″のとき、コマンド正
常終了時では、チャネル装置がＡＲＦＩＩをリセットし
てＣＰＵの占有を開放するが、異常終了時では、その占
有を継続するモードである。モード２として２ビツトが
“１０″のときは、コマンドの正常、異常終了のいかん
にかかわらずＡＲＦＩＩをリセットとしてＣＰＵの占を
を開放するモードであり、そしてモード３として２ビツ
トが“１１”のときは予備である。
常終了時では、チャネル装置がＡＲＦＩＩをリセットし
てＣＰＵの占有を開放するが、異常終了時では、その占
有を継続するモードである。モード２として２ビツトが
“１０″のときは、コマンドの正常、異常終了のいかん
にかかわらずＡＲＦＩＩをリセットとしてＣＰＵの占を
を開放するモードであり、そしてモード３として２ビツ
トが“１１”のときは予備である。
次にこれらの動作を説明する。
チャネル装置に処理を依頼する場合、まず、ＣＰＵは、
排他制御レジスタ２ｏでの排他制御フラグ（ＡＲＰ）１
１を検査してそれが“０”の場合にのみこれを“１”に
セントしてチャネル装置の獲得を行う。その後、ＣＰＵ
は、レジスタ２２の共通バス上のアドレス（アドレス空
間上で割付けされるアドレス）をＣＰＵ割込みアドレス
レジスタ１０に、また、レジスタ２２に書込むデータを
排他制御レジスタ２０でのチャネル番号部１４に書込む
。
排他制御レジスタ２ｏでの排他制御フラグ（ＡＲＰ）１
１を検査してそれが“０”の場合にのみこれを“１”に
セントしてチャネル装置の獲得を行う。その後、ＣＰＵ
は、レジスタ２２の共通バス上のアドレス（アドレス空
間上で割付けされるアドレス）をＣＰＵ割込みアドレス
レジスタ１０に、また、レジスタ２２に書込むデータを
排他制御レジスタ２０でのチャネル番号部１４に書込む
。
次に、ＣＰＵは、コマンド実行終了後にチャネル装置の
占有をどうするかを決めるために排他制御モード指定部
１２に所定のモードコードを設定し、そして起動信号を
チャネル装置に送出する。
占有をどうするかを決めるために排他制御モード指定部
１２に所定のモードコードを設定し、そして起動信号を
チャネル装置に送出する。
チャネル装置は、この起動信号に応じて、所定の処理を
実行し、そのコマンド実行が終了すると、チャネル装置
は、コマンド終了信号を発生して、これによりモード指
定部１２の内容を、デコーダ１５を通してデコードし、
ＡＲＦＩＩのフラグを制御する。
実行し、そのコマンド実行が終了すると、チャネル装置
は、コマンド終了信号を発生して、これによりモード指
定部１２の内容を、デコーダ１５を通してデコードし、
ＡＲＦＩＩのフラグを制御する。
すなわち、モード０ （００″）の場合には、信号ライ
ン１０２及び１０３を共に“ＯＦＦ ″にして、ＡＲＦ
ｉｌのフラグを常に１にして置く。モード１（“Ｏｌ”
）の場合には、信号ライン１０２が“ＯＮ”され、コマ
ンド正常終了すなわち信号ライン１０１にエラー信号の
ないことを条件にしてＡＮＤゲート１６が成立されるの
で、ＡＲＦＩＩのフラグをリセットするが、コマンド異
常終了すなわち信号ライン１０１にエラー信号がある場
合にはＡＲＦＩＩのフラグを“１１、”のまま保存・す
る。モード２ （“１ｏ”）の場合には、信号ライン１
０３が“ＯＮ″になるので、コマンド正常又は異常終了
のいかんにかかわらず、ＯＲゲート１７を通して、ＡＲ
ＦＩＩのフラグをリセット、すなわち、“０”にする。
ン１０２及び１０３を共に“ＯＦＦ ″にして、ＡＲＦ
ｉｌのフラグを常に１にして置く。モード１（“Ｏｌ”
）の場合には、信号ライン１０２が“ＯＮ”され、コマ
ンド正常終了すなわち信号ライン１０１にエラー信号の
ないことを条件にしてＡＮＤゲート１６が成立されるの
で、ＡＲＦＩＩのフラグをリセットするが、コマンド異
常終了すなわち信号ライン１０１にエラー信号がある場
合にはＡＲＦＩＩのフラグを“１１、”のまま保存・す
る。モード２ （“１ｏ”）の場合には、信号ライン１
０３が“ＯＮ″になるので、コマンド正常又は異常終了
のいかんにかかわらず、ＯＲゲート１７を通して、ＡＲ
ＦＩＩのフラグをリセット、すなわち、“０”にする。
一方、信号ライン１０１上におけるエラー信号は、チャ
ネル番号部１４の最上位ピント部分１３に入れられる。
ネル番号部１４の最上位ピント部分１３に入れられる。
その結果、チャネル装置がコマンド実行の結果エラーが
発生したときは、これが“１”にリセットされ、エラー
が発生しないときには、これが“０”のままとなる。
発生したときは、これが“１”にリセットされ、エラー
が発生しないときには、これが“０”のままとなる。
このようにして、終了処理を行った後、チャネル装置は
、ＣＰＵに対して、コマンド実行の終了を通知するため
に割込み処理を行う。
、ＣＰＵに対して、コマンド実行の終了を通知するため
に割込み処理を行う。
この割込み処理は、チャネル装置がＣＰＵ割込みアドレ
スレジスタ１０で示される共通バス１上のアドレス、す
なわち、割込みレジスタ２２のアドレスを指定して、こ
れをアクセスし、エラー信号１０１を付加したチャネル
番号部１４の内容を割込みレジスタ２２に転送して書込
むことによって行われる。
スレジスタ１０で示される共通バス１上のアドレス、す
なわち、割込みレジスタ２２のアドレスを指定して、こ
れをアクセスし、エラー信号１０１を付加したチャネル
番号部１４の内容を割込みレジスタ２２に転送して書込
むことによって行われる。
一方、ＣＰＵ側では、割込みレジスタ２２に書込まれた
データをＦｉＦｏ２３にいれる。Ｆｉ Ｆｏ ２３にデ
ータが存在していれば、データ有効信号が検出信号ライ
ン１０４に発生して演算部２６へと出力され、演算部２
６が割込み処理に入り、Ｆｉ Ｆｏ ２３に格納されて
いるチャネルからのデータを読出して、該当チャネルの
コマンド実行終了を知る。また、このとき、エラーが発
生していれば、再実行等のエラ一対応処理を行う。
データをＦｉＦｏ２３にいれる。Ｆｉ Ｆｏ ２３にデ
ータが存在していれば、データ有効信号が検出信号ライ
ン１０４に発生して演算部２６へと出力され、演算部２
６が割込み処理に入り、Ｆｉ Ｆｏ ２３に格納されて
いるチャネルからのデータを読出して、該当チャネルの
コマンド実行終了を知る。また、このとき、エラーが発
生していれば、再実行等のエラ一対応処理を行う。
しかも、この実施例では、その使用の続行の有無を示す
排他制御フラグをモード設定により選択的にす七ノドす
る管理をしているので、ＣＰＵがチャネル装置の使用を
継続する場合に、継続使用と一回使用との管理が同時に
行える利点があるが、この発明としては、かかるモード
設定を必らずしも採用する必要がない。
排他制御フラグをモード設定により選択的にす七ノドす
る管理をしているので、ＣＰＵがチャネル装置の使用を
継続する場合に、継続使用と一回使用との管理が同時に
行える利点があるが、この発明としては、かかるモード
設定を必らずしも採用する必要がない。
また、ここでの実施例において、ＣＰＵ割込みアドレス
とか排他制御フラグ等はレジスタに記憶しているが、こ
れはメモリ一般でよく、いわゆるこのような情報の記憶
部であれば良い。
とか排他制御フラグ等はレジスタに記憶しているが、こ
れはメモリ一般でよく、いわゆるこのような情報の記憶
部であれば良い。
また、実施例においては、排他制御フラグをリセットし
た後、ＣＰＵに対して、対ＣＰＵ側込み処理を行ってコ
マンドの実行を終了させているが、これは、逆に、対Ｃ
ＰＵ側込み処理と同時か、この割込み処理の後に排他制
御フラグをリセットするようにしてもよい。このような
タイミングでリセットを行う場合には、例えばゲート１
７の検出信号ラインに遅延回路を挿入するとよい。
た後、ＣＰＵに対して、対ＣＰＵ側込み処理を行ってコ
マンドの実行を終了させているが、これは、逆に、対Ｃ
ＰＵ側込み処理と同時か、この割込み処理の後に排他制
御フラグをリセットするようにしてもよい。このような
タイミングでリセットを行う場合には、例えばゲート１
７の検出信号ラインに遅延回路を挿入するとよい。
以上説明して来たが、この発明にあってはチャネル装置
側で、ＣＰＵに対する割込みアドレスを管理し、さらに
チャネルの獲得状態をその排他制御フラグで管理し、コ
マンド終了時に、そのリセットを行うようにしているの
で、ＣＰＵの割込み応答時間にかかわらずコマンド終了
と同時にチャネル装置の開放、継続ができる。そこで、
次にＣＰＵがチャネル装置を獲得するまでの無駄な時間
がない。
側で、ＣＰＵに対する割込みアドレスを管理し、さらに
チャネルの獲得状態をその排他制御フラグで管理し、コ
マンド終了時に、そのリセットを行うようにしているの
で、ＣＰＵの割込み応答時間にかかわらずコマンド終了
と同時にチャネル装置の開放、継続ができる。そこで、
次にＣＰＵがチャネル装置を獲得するまでの無駄な時間
がない。
しかも、ＣＰＵからモード指定を行えば、これによりき
め細かく制御できるものである。
め細かく制御できるものである。
その結果、システムに適合した排他制御が可能になると
同時に、チャネル装置の占有時間を最小にできるという
効果がある。
同時に、チャネル装置の占有時間を最小にできるという
効果がある。
第１図は本発明によるマルチＣＰＵシステムの構成を示
すブロック図、第２図は本発明によるＣＰＵ割込みレジ
スタ及び排他制御レジスタの構成及びＣＰＵとの関連動
作の説明図、第３図は排他モードの内容を示す説明図、
そして第４図は従来のシングルＣＰＵシステムにおける
チャネル制御レジスルの構成図である。 １−共通バス、 ２．３−ＣＰＵ、 ４．５−チャネ
ル装置、 ６．７−・−チャネル制御レジスタ、１０
−・・ＣＰＵ割込みアドレスレジスタ、 ２０−排他
制御レジスタ。
すブロック図、第２図は本発明によるＣＰＵ割込みレジ
スタ及び排他制御レジスタの構成及びＣＰＵとの関連動
作の説明図、第３図は排他モードの内容を示す説明図、
そして第４図は従来のシングルＣＰＵシステムにおける
チャネル制御レジスルの構成図である。 １−共通バス、 ２．３−ＣＰＵ、 ４．５−チャネ
ル装置、 ６．７−・−チャネル制御レジスタ、１０
−・・ＣＰＵ割込みアドレスレジスタ、 ２０−排他
制御レジスタ。
Claims (2)
- （１）共通バスによって接続されている複数の演算処理
装置からアクセスされるチャネル装置が、コマンド終了
信号を発信するＣＰＵ割込みアドレス記憶部と、排他制
御フラグ及びチャネル番号を記憶する排他制御記憶部と
を備え、前記複数の各演算処理装置は、チャネル装置を
獲得する場合に、前記排他制御フラグを参照して行ない
、獲得に際して、前記排他制御フラグを参照して行ない
、獲得に際して、前記排他制御フラグ及び前記ＣＰＵ割
込みアドレスレジスタに自己の割込みアドレスをセット
するものであり、前記チャネル装置は、コマンド実行終
了時に、前記排他制御フラグをリセットし、ＣＰＵ割込
みアドレス記憶部のアドレス情報に従ってチャネル番号
部の内容を転送することを特徴とするマルチプロセッサ
システムにおけるチャネル制御方式。 - （２）前記演算処理装置は、前記排他制御記憶部にモー
ドを設定する情報を記憶し、前記チャネル装置は、コマ
ンド実行終了時にこの設定されたモードに従って前記排
他制御フラグを選択的にリセットすることを特徴とする
特許請求の範囲第１項記載のマルチプロセッサシステム
におけるチャネル制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59195059A JPS6174045A (ja) | 1984-09-18 | 1984-09-18 | マルチプロセツサシステムにおけるチヤネル制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59195059A JPS6174045A (ja) | 1984-09-18 | 1984-09-18 | マルチプロセツサシステムにおけるチヤネル制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6174045A true JPS6174045A (ja) | 1986-04-16 |
Family
ID=16334868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59195059A Pending JPS6174045A (ja) | 1984-09-18 | 1984-09-18 | マルチプロセツサシステムにおけるチヤネル制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6174045A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63106064A (ja) * | 1986-07-30 | 1988-05-11 | プレインツリー システムズ インコーポレイテッド | 複数のデ−タ処理装置間におけるデ−タコントロ−ラ |
-
1984
- 1984-09-18 JP JP59195059A patent/JPS6174045A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63106064A (ja) * | 1986-07-30 | 1988-05-11 | プレインツリー システムズ インコーポレイテッド | 複数のデ−タ処理装置間におけるデ−タコントロ−ラ |
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