JP2792018B2 - 差動増幅回路用レベル昇圧回路 - Google Patents
差動増幅回路用レベル昇圧回路Info
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はレベル昇圧回路に関し、特に半導体メモリに
用いられる差動増幅回路用レベル昇圧回路に関する。 （従来の技術） 従来の半導体メモリの中で、特にメモリセルからビツ
ト線に読み出された微小信号を接地レベルまたは供給電
源電圧レベルに増幅するレベル昇圧回路付感知増幅回路
としては、伊藤他が電子材料1984年11月号43頁に示した
もの、および藤島他が電子通信学会論文誌1982年３月号
159頁に示したものがある。前者はチツプが非選択の時
にビツト線のプリチヤージレベルを供給電源電圧（VC）
レベルとする方式（以後簡単にVCプリチヤージ方式とい
う）、後者はチツプが非選択の時にビツト線のプリチヤ
ージレベルを供給電源電圧の約半分（VC/2）のレベルと
する方式（以後簡単にVC/2プリチヤージ方式という）に
レベル昇圧回路を適用したものである。 従来の、この種の半導体メモリの回路図を第７図に示
し、さらに、これの動作波形図を第８図に示す。ただ
し、ここに示した従来例は伊藤他が示した回路構成の簡
単なレベル昇圧回路をVC/2プリチヤージ方式に用いたと
きのものである。 以下の説明は、MISFETとしてＮチヤネル形MOSFETを用
いた場合を仮定し、その閾値電圧は特に明記しない限り
VT（＞０）として行う。 まず、チツプが非選択の状態では、ビツト線B0,B1そ
してセンス信号線SE0を電源電圧VCの約半分のレベルVB
にプリチヤージし、さらに、クロツク信号線P1を高レベ
ル（VP11＞VB＋VT）に保ち、レベル昇圧回路AP内の節点
1,2もビツト線B0,B1と同レベルVBにプリチヤージする。
ただし、ビツト線B0,B1とセンス信号線SE0のプリチヤー
ジ回路は、ここでは省略している。 チツプが選択されると、クロツク信号線P1のレベルを
VP11からVP10（VB＋VT＞VP10＞VT）に低くしてMOSFET
T3,T4を非導通とし、ビツト線B0,B1と節点1,2との電気
的接続を断つた後、ビツト線B0,B1上にメモリセルMC0,M
C1の中の１つから二値情報が読み出される。第８図には
メモリセルMC0から“1"情報がビツト線B0上に読み出さ
れた際の動作波形を示している。 その後、センセ信号線SE0を接地レベルまで低くして
フリツプフロツプ回路FFを活性化し、ビツト線B0,B1上
に読み出された微小差信号を増幅する。すなわち、ビツ
ト線B0,B1のうちそのレベルがより低い方のビツト線B1
のレベルを接地レベルまで引き落す。このとき、クロツ
ク信号線P1のレベルがVP10（VB＋VTより低くVTより高い
レベル）であるので、MOSFET T3は非導通のままである
が、MOSFET T4は導通状態となり節点２のレベルがビツ
ト線B1と同電位（接地レベル）になる。ここで、クロツ
ク信号線P0を高レベルにして節点１のレベルをV1に昇圧
する。この昇圧レベルV1は、昇圧容量C1,C2の大きさをC
0、節点1,2の寄生容量C10,C20の大きさをC00、MOSFET
T1,T2のゲート容量をCG、クロツク信号線P0のレベル変
化量をVP0とすると、 となる。このときのビツト線B0のレベルVBHはV1−VTと
なるが、このレベルVBHを電源電圧VCまで引き上げる為
には、VP0＝VC,VB＝VC/2とすると、 V1−VT＞VC さらに、VC/VT＝７と仮定すれば、 となる。すなわち、昇圧容量C1,C2は節点1,2についてい
る全容量の1.8倍以上の大きさが必要である。この容量
化は、VC/VTが小さい程、節点1,2の初期レベルVBが低い
程大きくなる。 以上のような動作の後、チツプが非選択になるとクロ
ツク信号線P0を低レベル、クロツク信号線P1を高レベル
（VP11）にしてレベル昇圧回路APを非活性とする。さら
に、センス信号線SE0とビツト線B0,B1を初期レベルVB
（VC/2）にプリチヤージしてその状態を保つ。このと
き、クロツク信号線P1は高レベルであるのでMOSFET T
3,T4が導通状態となり節点1,2はビツト線B0,B1と同じレ
ベル（VB）になる。 （発明が解決しようとする問題点） 半導体メモリの大容量化は、デバイスの微細化により
達成されてきている。これに伴い、デバイス特性の長期
信頼性を確保する為には供給電源電圧VCも同時に低くす
る事が必須となる。 このような半導体メモリに上述したような従来の差動
増幅回路用レベル昇圧回路を用いると、電源電圧VCの低
下に伴い昇圧容量C1,C2を急激に大きくしなければなら
ず、この為にレベル昇圧回路APのサイズが大きくなり、
結果としてチツプ面積の増大を招くという重大な欠点が
ある。 本発明の目的は、従来のものに比べて、より高性能で
小形化が可能な差動増幅回路用レベル昇圧回路を提供す
ることにある。 （問題点を解決するための手段） 前述の問題点を解決し、上記目的を達成するために本
発明が提供する手段は、第１および第２のMISFETと、該
第１および第２のMISFETのゲートにそれぞれのドレイン
が接続された第３および第４のMISFETと、前記第１およ
び第２のMISFETのゲートにそれぞれの一方の電極が接続
された第１および第２の昇圧容量と、前記第１および第
２のMISFETのドレイン又はソースに継続接続され前記第
１および第２の昇圧容量の他方の電極にそれぞれのゲー
トが接続してある第５および第６のMISFETと、前記第１
および第２のMISFETのゲートを一定の電圧に充電する手
段とを備える差動増幅回路用レベル昇圧回路であつて、
前記第1,第2,第５および第６のMISFETを通して電荷を供
給するための電荷供給線の電圧を動作時に使用電源電圧
VC又はそれに近い第１のレベルにし、非動作時に該第１
のレベルと接地電圧との中間の第２のレベルにすること
を特徴とする。 （作用） 本発明の差動増幅回路用レベル昇圧回路は、前項で述
べたように、第１および第２のMISFETを通して電荷を供
給するための電荷供給線の電圧をレベル昇圧回路動作時
に、中間レベルから高レベルに変化させる事で、この第
１および第２のMISFETのゲート容量をこれらMISFETのゲ
ート電圧を昇圧するための補助的な昇圧容量として利用
できるようになり、この分、レベル昇圧回路の性能が良
くなる。また、本来の昇圧容量を小さくする事も可能で
あるので、このために、チツプ面積を従来のものより小
さくする事が可能になる。 （実施例） 以下に、本発明の実施例について図面を参照して説明
する。 第１図は本発明の原理を説明するための回路図、第２
図は第１図に示す差動増幅回路用レベル昇圧回路の動作
波形図である。 第１図に示すレベル昇圧回路と第７図に示す従来のレ
ベル昇圧回路APの構成上の相異点は、オフセツトを含ん
だクロツク信号を印加するための電荷供給線SE1を電源
線VCに代えてMOSFET T1,T2のドレインに接続した点であ
る。 第１図に示した本実施例の動作を第２図を参照して説
明する。 チツプが選択されてクロツク信号線P0が高レベルにな
るまでは従来と同様である。ただし、電荷供給線SE1の
レベルは中間レベル（VS0）を保つている。従つて、節
点１の電位がクロツク信号線P0によつてV1に昇圧され、
MOSFET T1が充分な導通状態になるために、このときの
ビツト線B0のレベルはVS0となる。また、節点１の昇圧
レベルV1は従来と同様に式（１）で示される。 この後、電荷供給線SE1のレベルを高レベルであるVS1
にする。このとき、MOSFET T1は導通状態にあるので、
そのゲート容量CGを介して節点１のレベルはさらに昇圧
される。このレベルをV11とすると、 V11＝V1＋ΔV1 となり、V11＞VS1＋VTの条件が満足されれば、ビツト線
B0のレベルはVS1まで引き上げられる。 ここで、VS0＝VC/2,VS1＝VCさらに、 と仮定すると、式（１），（３）よりV1＝7/6・VC,ΔV1
＝VC/9となり、節点１のレベルが従来のレベル昇圧回路
のときよりも約10％高くなる。 以上のような動作の後、チツプが非選択になると従来
と同様、クロツク信号線P0を低レベル、クロツク信号線
P1を高レベルにし、そして、ビツト線B0,B1および節点
1,2をバランスすると伴い、センス信号線SE0を初期レベ
ルVBにプリチヤージする。さらに電荷供給線SE1を中間
レベルVS0にして、以後、この状態を保つ。 このように、本実施例においては、レベル昇圧回路AP
を構成する電荷供給線SE1のレベルを、この回路動作時
に中間レベルVS0から高レベルVS1に変化させることによ
り、節点１のレベルを従来のものより高く昇圧すること
ができる。このため、本実施例のレベル昇圧回路は従来
のものに比べて高速動作が可能となる。また、節点１の
レベルを従来のものと同一レベルにすれば良いのであれ
ば昇圧容量C1,C2を小さくでき、チツプ面積を減少する
ことも可能である。 第３図は本発明の一実施例の回路図、第４図は第３図
に示すレベル昇圧回路の動作波形図である。 第３図に示す実施例と第１図の例の構造上の相違点
は、節点1,2のプリチヤージ回路を設け、さらにMOSFET
T1,T2とビツト線B0,B1との間にMOSFET T5,T6を挿入
したところである。このプリチヤージ回路は２個のMOSF
ETとクロツク信号線P2からなる。 本実施例のレベル昇圧回路は、まず、クロツク信号線
P2を高レベルに保ち節点1,2をレベルV10にプリチヤージ
する。このとき、クロツク信号線P0,P3を低レベルに保
ちMOSFET T3,T4,T5,T6を非導通状態とする。また、ビツ
ト線B0,B1はレベルVBに、電荷供給線SE1はレベルVS0に
プリチヤージする。ここで、MOSFET T5,T6を非導通状
態にしているため、節点1,2のプリチヤージレベルを高
くしても、MOSFET T1,T2は導通状態となるが、ビツト
線B0,B1と電荷供給線SE1は電気的に分離されており、そ
れぞれ独自にそれらのプリチヤージレベルを決定するこ
とができる。ただし、ここではこれらのプリチヤージ回
路は省略している。 チツプが選択されるとクロツク信号線P2を低レベルと
し、さらにクロツク信号線P3を中間レベルVP3とする。
ただし、VT＜VP3＜VB＋VTであるためにMOSFET T3,T4は
非導通状態のままである。 次に、メモリセルが選択されてビツト線B0,B1上に二
値情報が読み出されるとフリツプフロツプ回路FFを活性
化し、より低いレベルのビツト線（ここではB1）を低レ
ベルまで引き落す。このとき、MOSFET T4は導通状態と
なり、節点２のレベルは低レベルになる。ここで、クロ
ツク信号線P0を高レベル（VP0）にして節点１のレベル
をV1′に昇圧した後、第１図の例と同様に電荷供給線SE
1のレベルをVS0からVS1に高くして節点１のレベルをさ
らにV11′まで昇圧し、ビツト線B0をレベルVS1に引き上
げる。このレベルV1′,V11′は式（１），（３）におい
てVBをV10に置き換えると計算でき、第１図の例に比較
して節点１のプリチヤージレベルの差（V10−VB＞０）
の分だけ高くなる。このため、より以上の高性能化また
は小形化が可能である。 チツプが非選択になると、クロツク信号線P0,P3を低
レベルにしてMOSFET T3,T4,T5,T6を非導通状態とし、
節点1,2とビツト線B0,B1を初期のプリチヤージレベルと
する。 第５図は第１図に示した原理図の変形で、第６図は本
発明の他の実施例の回路図である。前記第１図の例およ
び第３図の実施例との相違点はMOSFET T3,T4のゲート
とソースをたすき掛けに交差接続してクロツク信号線P1
とP3をなくした点である。こうすることにより、性能劣
化なしに回路配線の簡単化が可能になる。基本的な動作
は第１図の例および第３図の実施例と同様であるのでこ
こでの説明は省く。 さらに第３図と第６図の実施例においては、MOSFET
T1,T2とMOSFET T5,T6の配置を逆にすることも可能であ
る。すなわち、MOSFET T5,T6のソースを電荷供給線SE1
に接続し、MOSFET T1,T2のドレインをビツト線B0,B1に
それぞれ接続するような構成でも本発明の効果は充分に
得られる。 加えて、第１図の例と第３図の実施例において、クロ
ツク信号線P1,P3のレベルをVT〜VB＋VTの一定電圧と
し、駆動信号の簡単化を図ることも可能である。 また、第３図および第６図の実施例において、MOSFET
T3,T4はエンハスメント型に限られるものではなく、
デプリーシヨン型のMOSFETとすることも可能である。 なお、以上の説明は便宜上すべてＮチヤネルMOSFETを
使用した例により行つたが、本発明はＰチヤネルMOSFET
でも、また他のどのような絶縁ゲート型トランジスタで
も本質的に同様に適用し得るものである。 （発明の効果） 以上詳述したように本発明の差動増幅回路用レベル昇
圧回路は、高速かつ高性能化が可能であり、また、従来
のものと同程度の速度や性能も確保するのであれば、昇
圧容量は小さくてよく、その分小形化が可能であるとい
う効果がある。
用いられる差動増幅回路用レベル昇圧回路に関する。 （従来の技術） 従来の半導体メモリの中で、特にメモリセルからビツ
ト線に読み出された微小信号を接地レベルまたは供給電
源電圧レベルに増幅するレベル昇圧回路付感知増幅回路
としては、伊藤他が電子材料1984年11月号43頁に示した
もの、および藤島他が電子通信学会論文誌1982年３月号
159頁に示したものがある。前者はチツプが非選択の時
にビツト線のプリチヤージレベルを供給電源電圧（VC）
レベルとする方式（以後簡単にVCプリチヤージ方式とい
う）、後者はチツプが非選択の時にビツト線のプリチヤ
ージレベルを供給電源電圧の約半分（VC/2）のレベルと
する方式（以後簡単にVC/2プリチヤージ方式という）に
レベル昇圧回路を適用したものである。 従来の、この種の半導体メモリの回路図を第７図に示
し、さらに、これの動作波形図を第８図に示す。ただ
し、ここに示した従来例は伊藤他が示した回路構成の簡
単なレベル昇圧回路をVC/2プリチヤージ方式に用いたと
きのものである。 以下の説明は、MISFETとしてＮチヤネル形MOSFETを用
いた場合を仮定し、その閾値電圧は特に明記しない限り
VT（＞０）として行う。 まず、チツプが非選択の状態では、ビツト線B0,B1そ
してセンス信号線SE0を電源電圧VCの約半分のレベルVB
にプリチヤージし、さらに、クロツク信号線P1を高レベ
ル（VP11＞VB＋VT）に保ち、レベル昇圧回路AP内の節点
1,2もビツト線B0,B1と同レベルVBにプリチヤージする。
ただし、ビツト線B0,B1とセンス信号線SE0のプリチヤー
ジ回路は、ここでは省略している。 チツプが選択されると、クロツク信号線P1のレベルを
VP11からVP10（VB＋VT＞VP10＞VT）に低くしてMOSFET
T3,T4を非導通とし、ビツト線B0,B1と節点1,2との電気
的接続を断つた後、ビツト線B0,B1上にメモリセルMC0,M
C1の中の１つから二値情報が読み出される。第８図には
メモリセルMC0から“1"情報がビツト線B0上に読み出さ
れた際の動作波形を示している。 その後、センセ信号線SE0を接地レベルまで低くして
フリツプフロツプ回路FFを活性化し、ビツト線B0,B1上
に読み出された微小差信号を増幅する。すなわち、ビツ
ト線B0,B1のうちそのレベルがより低い方のビツト線B1
のレベルを接地レベルまで引き落す。このとき、クロツ
ク信号線P1のレベルがVP10（VB＋VTより低くVTより高い
レベル）であるので、MOSFET T3は非導通のままである
が、MOSFET T4は導通状態となり節点２のレベルがビツ
ト線B1と同電位（接地レベル）になる。ここで、クロツ
ク信号線P0を高レベルにして節点１のレベルをV1に昇圧
する。この昇圧レベルV1は、昇圧容量C1,C2の大きさをC
0、節点1,2の寄生容量C10,C20の大きさをC00、MOSFET
T1,T2のゲート容量をCG、クロツク信号線P0のレベル変
化量をVP0とすると、 となる。このときのビツト線B0のレベルVBHはV1−VTと
なるが、このレベルVBHを電源電圧VCまで引き上げる為
には、VP0＝VC,VB＝VC/2とすると、 V1−VT＞VC さらに、VC/VT＝７と仮定すれば、 となる。すなわち、昇圧容量C1,C2は節点1,2についてい
る全容量の1.8倍以上の大きさが必要である。この容量
化は、VC/VTが小さい程、節点1,2の初期レベルVBが低い
程大きくなる。 以上のような動作の後、チツプが非選択になるとクロ
ツク信号線P0を低レベル、クロツク信号線P1を高レベル
（VP11）にしてレベル昇圧回路APを非活性とする。さら
に、センス信号線SE0とビツト線B0,B1を初期レベルVB
（VC/2）にプリチヤージしてその状態を保つ。このと
き、クロツク信号線P1は高レベルであるのでMOSFET T
3,T4が導通状態となり節点1,2はビツト線B0,B1と同じレ
ベル（VB）になる。 （発明が解決しようとする問題点） 半導体メモリの大容量化は、デバイスの微細化により
達成されてきている。これに伴い、デバイス特性の長期
信頼性を確保する為には供給電源電圧VCも同時に低くす
る事が必須となる。 このような半導体メモリに上述したような従来の差動
増幅回路用レベル昇圧回路を用いると、電源電圧VCの低
下に伴い昇圧容量C1,C2を急激に大きくしなければなら
ず、この為にレベル昇圧回路APのサイズが大きくなり、
結果としてチツプ面積の増大を招くという重大な欠点が
ある。 本発明の目的は、従来のものに比べて、より高性能で
小形化が可能な差動増幅回路用レベル昇圧回路を提供す
ることにある。 （問題点を解決するための手段） 前述の問題点を解決し、上記目的を達成するために本
発明が提供する手段は、第１および第２のMISFETと、該
第１および第２のMISFETのゲートにそれぞれのドレイン
が接続された第３および第４のMISFETと、前記第１およ
び第２のMISFETのゲートにそれぞれの一方の電極が接続
された第１および第２の昇圧容量と、前記第１および第
２のMISFETのドレイン又はソースに継続接続され前記第
１および第２の昇圧容量の他方の電極にそれぞれのゲー
トが接続してある第５および第６のMISFETと、前記第１
および第２のMISFETのゲートを一定の電圧に充電する手
段とを備える差動増幅回路用レベル昇圧回路であつて、
前記第1,第2,第５および第６のMISFETを通して電荷を供
給するための電荷供給線の電圧を動作時に使用電源電圧
VC又はそれに近い第１のレベルにし、非動作時に該第１
のレベルと接地電圧との中間の第２のレベルにすること
を特徴とする。 （作用） 本発明の差動増幅回路用レベル昇圧回路は、前項で述
べたように、第１および第２のMISFETを通して電荷を供
給するための電荷供給線の電圧をレベル昇圧回路動作時
に、中間レベルから高レベルに変化させる事で、この第
１および第２のMISFETのゲート容量をこれらMISFETのゲ
ート電圧を昇圧するための補助的な昇圧容量として利用
できるようになり、この分、レベル昇圧回路の性能が良
くなる。また、本来の昇圧容量を小さくする事も可能で
あるので、このために、チツプ面積を従来のものより小
さくする事が可能になる。 （実施例） 以下に、本発明の実施例について図面を参照して説明
する。 第１図は本発明の原理を説明するための回路図、第２
図は第１図に示す差動増幅回路用レベル昇圧回路の動作
波形図である。 第１図に示すレベル昇圧回路と第７図に示す従来のレ
ベル昇圧回路APの構成上の相異点は、オフセツトを含ん
だクロツク信号を印加するための電荷供給線SE1を電源
線VCに代えてMOSFET T1,T2のドレインに接続した点であ
る。 第１図に示した本実施例の動作を第２図を参照して説
明する。 チツプが選択されてクロツク信号線P0が高レベルにな
るまでは従来と同様である。ただし、電荷供給線SE1の
レベルは中間レベル（VS0）を保つている。従つて、節
点１の電位がクロツク信号線P0によつてV1に昇圧され、
MOSFET T1が充分な導通状態になるために、このときの
ビツト線B0のレベルはVS0となる。また、節点１の昇圧
レベルV1は従来と同様に式（１）で示される。 この後、電荷供給線SE1のレベルを高レベルであるVS1
にする。このとき、MOSFET T1は導通状態にあるので、
そのゲート容量CGを介して節点１のレベルはさらに昇圧
される。このレベルをV11とすると、 V11＝V1＋ΔV1 となり、V11＞VS1＋VTの条件が満足されれば、ビツト線
B0のレベルはVS1まで引き上げられる。 ここで、VS0＝VC/2,VS1＝VCさらに、 と仮定すると、式（１），（３）よりV1＝7/6・VC,ΔV1
＝VC/9となり、節点１のレベルが従来のレベル昇圧回路
のときよりも約10％高くなる。 以上のような動作の後、チツプが非選択になると従来
と同様、クロツク信号線P0を低レベル、クロツク信号線
P1を高レベルにし、そして、ビツト線B0,B1および節点
1,2をバランスすると伴い、センス信号線SE0を初期レベ
ルVBにプリチヤージする。さらに電荷供給線SE1を中間
レベルVS0にして、以後、この状態を保つ。 このように、本実施例においては、レベル昇圧回路AP
を構成する電荷供給線SE1のレベルを、この回路動作時
に中間レベルVS0から高レベルVS1に変化させることによ
り、節点１のレベルを従来のものより高く昇圧すること
ができる。このため、本実施例のレベル昇圧回路は従来
のものに比べて高速動作が可能となる。また、節点１の
レベルを従来のものと同一レベルにすれば良いのであれ
ば昇圧容量C1,C2を小さくでき、チツプ面積を減少する
ことも可能である。 第３図は本発明の一実施例の回路図、第４図は第３図
に示すレベル昇圧回路の動作波形図である。 第３図に示す実施例と第１図の例の構造上の相違点
は、節点1,2のプリチヤージ回路を設け、さらにMOSFET
T1,T2とビツト線B0,B1との間にMOSFET T5,T6を挿入
したところである。このプリチヤージ回路は２個のMOSF
ETとクロツク信号線P2からなる。 本実施例のレベル昇圧回路は、まず、クロツク信号線
P2を高レベルに保ち節点1,2をレベルV10にプリチヤージ
する。このとき、クロツク信号線P0,P3を低レベルに保
ちMOSFET T3,T4,T5,T6を非導通状態とする。また、ビツ
ト線B0,B1はレベルVBに、電荷供給線SE1はレベルVS0に
プリチヤージする。ここで、MOSFET T5,T6を非導通状
態にしているため、節点1,2のプリチヤージレベルを高
くしても、MOSFET T1,T2は導通状態となるが、ビツト
線B0,B1と電荷供給線SE1は電気的に分離されており、そ
れぞれ独自にそれらのプリチヤージレベルを決定するこ
とができる。ただし、ここではこれらのプリチヤージ回
路は省略している。 チツプが選択されるとクロツク信号線P2を低レベルと
し、さらにクロツク信号線P3を中間レベルVP3とする。
ただし、VT＜VP3＜VB＋VTであるためにMOSFET T3,T4は
非導通状態のままである。 次に、メモリセルが選択されてビツト線B0,B1上に二
値情報が読み出されるとフリツプフロツプ回路FFを活性
化し、より低いレベルのビツト線（ここではB1）を低レ
ベルまで引き落す。このとき、MOSFET T4は導通状態と
なり、節点２のレベルは低レベルになる。ここで、クロ
ツク信号線P0を高レベル（VP0）にして節点１のレベル
をV1′に昇圧した後、第１図の例と同様に電荷供給線SE
1のレベルをVS0からVS1に高くして節点１のレベルをさ
らにV11′まで昇圧し、ビツト線B0をレベルVS1に引き上
げる。このレベルV1′,V11′は式（１），（３）におい
てVBをV10に置き換えると計算でき、第１図の例に比較
して節点１のプリチヤージレベルの差（V10−VB＞０）
の分だけ高くなる。このため、より以上の高性能化また
は小形化が可能である。 チツプが非選択になると、クロツク信号線P0,P3を低
レベルにしてMOSFET T3,T4,T5,T6を非導通状態とし、
節点1,2とビツト線B0,B1を初期のプリチヤージレベルと
する。 第５図は第１図に示した原理図の変形で、第６図は本
発明の他の実施例の回路図である。前記第１図の例およ
び第３図の実施例との相違点はMOSFET T3,T4のゲート
とソースをたすき掛けに交差接続してクロツク信号線P1
とP3をなくした点である。こうすることにより、性能劣
化なしに回路配線の簡単化が可能になる。基本的な動作
は第１図の例および第３図の実施例と同様であるのでこ
こでの説明は省く。 さらに第３図と第６図の実施例においては、MOSFET
T1,T2とMOSFET T5,T6の配置を逆にすることも可能であ
る。すなわち、MOSFET T5,T6のソースを電荷供給線SE1
に接続し、MOSFET T1,T2のドレインをビツト線B0,B1に
それぞれ接続するような構成でも本発明の効果は充分に
得られる。 加えて、第１図の例と第３図の実施例において、クロ
ツク信号線P1,P3のレベルをVT〜VB＋VTの一定電圧と
し、駆動信号の簡単化を図ることも可能である。 また、第３図および第６図の実施例において、MOSFET
T3,T4はエンハスメント型に限られるものではなく、
デプリーシヨン型のMOSFETとすることも可能である。 なお、以上の説明は便宜上すべてＮチヤネルMOSFETを
使用した例により行つたが、本発明はＰチヤネルMOSFET
でも、また他のどのような絶縁ゲート型トランジスタで
も本質的に同様に適用し得るものである。 （発明の効果） 以上詳述したように本発明の差動増幅回路用レベル昇
圧回路は、高速かつ高性能化が可能であり、また、従来
のものと同程度の速度や性能も確保するのであれば、昇
圧容量は小さくてよく、その分小形化が可能であるとい
う効果がある。
【図面の簡単な説明】
第１図は本発明の原理を説明するための回路図、第２図
は第１図に示す差動増幅回路用レベル昇圧回路の動作波
形図、第３図は本発明の一実施例を示す回路図、第４図
は第３図に示す差動増幅回路用レベル昇圧回路の動作波
形図、第５図は第１図に示した原理図の変形を示す回路
図、第６図は本発明の他の実施例を示す回路図、第７図
は従来の差動増幅回路用レベル昇圧回路を含む半導体メ
モリの回路図、第８図は第７図に示す半導体メモリの動
作波形図である。 図において、APはレベル昇圧回路、FFはフリツプフロツ
プ回路、MC0,MC1はメモリセル、B0,B1はビツト線、SE0
はセンス信号線、SE1は電荷供給線、P0,P1,P2,P3はクロ
ツク信号線、VCは電源線、C1,C2は昇圧容量、C10,C20は
節点の寄生容量、T1,T2,T3,T4,T5,T6はMOSFET、VBはビ
ツト線のプリチヤージレベルをそれぞれ示す。
は第１図に示す差動増幅回路用レベル昇圧回路の動作波
形図、第３図は本発明の一実施例を示す回路図、第４図
は第３図に示す差動増幅回路用レベル昇圧回路の動作波
形図、第５図は第１図に示した原理図の変形を示す回路
図、第６図は本発明の他の実施例を示す回路図、第７図
は従来の差動増幅回路用レベル昇圧回路を含む半導体メ
モリの回路図、第８図は第７図に示す半導体メモリの動
作波形図である。 図において、APはレベル昇圧回路、FFはフリツプフロツ
プ回路、MC0,MC1はメモリセル、B0,B1はビツト線、SE0
はセンス信号線、SE1は電荷供給線、P0,P1,P2,P3はクロ
ツク信号線、VCは電源線、C1,C2は昇圧容量、C10,C20は
節点の寄生容量、T1,T2,T3,T4,T5,T6はMOSFET、VBはビ
ツト線のプリチヤージレベルをそれぞれ示す。
Claims (1)
- (57)【特許請求の範囲】 １．第１および第２のMISFETと、該第１および第２のMI
SFETのゲートとソースにそれぞれのドレインとソースが
接続された第３および第４のMISFETと、前記第１および
第２のMISFETのゲートにそれぞれの一方の電極が接続さ
れた第１および第２の昇圧容量と、前記第１および第２
のMISFETのドレインにそれぞれのソースが接続してあり
電荷供給線にそれぞれのドレインが接続してあり前記第
１および第２の昇圧容量の他方の電極にそれぞれのゲー
トが接続してある第５および第６のMISFETと、前記第１
および第２のMISFETのゲートを一定の電圧に充電する手
段とを備える差動増幅回路用レベル昇圧回路において、 前記電荷供給線の電圧を動作時に使用電源電圧またはそ
れに近い第１のレベルにし、非動作時に該第１のレベル
と接地電圧との中間の第２のレベルにすることを特徴と
する差動増幅回路用レベル昇圧回路。 ２．それぞれのドレインが電荷供給線に接続された第１
および第２のMISFETと、該第１および第２のMISFETのゲ
ートにそれぞれのドレインが接続された第３および第４
のMISFETと、前記第１および第２のMISFETのゲートにそ
れぞれの一方の電極が接続された第１および第２の昇圧
容量と、前記第１および第２のMISFETのソースにそれぞ
れのドレインが接続してあり前記第３および第４のMISF
ETのソースにそれぞれのソースが接続してあり前記第１
および第２の昇圧容量の他方の電極にそれぞれのゲート
が接続してある第７および第８のMISFETと、前記第１お
よび第２のMISFETのゲートを一定の電圧に充電する手段
とを備える差動増幅回路用レベル昇圧回路において、 前記電荷供給線の電圧を動作時に使用電源電圧またはそ
れに近い第１のレベルにし、非動作時に該第１のレベル
と接地電圧との中間の第２のレベルにすることを特徴と
する差動増幅回路用レベル昇圧回路。 ３．前記第３および第４のMISFETのゲートが該第４およ
び第３のMISFETのソースにそれぞれ接続してあることを
特徴とする特許請求の範囲第１項または第２項記載の差
動増幅回路用レベル昇圧回路。 ４．前記第３および第４のMISFETのゲートに一定の基準
電圧を印加することを特徴とする特許請求の範囲第１項
または第２項記載の差動増幅回路用レベル昇圧回路。 ５．前記第３および第４のMISFETのゲートにクロック信
号を印加することを特徴とする特許請求の範囲第１項ま
たは第２項記載の差動増幅回路用レベル昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204893A JP2792018B2 (ja) | 1986-08-29 | 1986-08-29 | 差動増幅回路用レベル昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204893A JP2792018B2 (ja) | 1986-08-29 | 1986-08-29 | 差動増幅回路用レベル昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6361494A JPS6361494A (ja) | 1988-03-17 |
| JP2792018B2 true JP2792018B2 (ja) | 1998-08-27 |
Family
ID=16498141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204893A Expired - Lifetime JP2792018B2 (ja) | 1986-08-29 | 1986-08-29 | 差動増幅回路用レベル昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792018B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018128135A1 (ja) * | 2017-01-06 | 2018-07-12 | 新日鐵住金株式会社 | 脱りん処理装置およびそれを用いた溶銑の脱りん方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152698U (ja) * | 1981-03-17 | 1982-09-25 |
-
1986
- 1986-08-29 JP JP61204893A patent/JP2792018B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6361494A (ja) | 1988-03-17 |
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