JPS5938997A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5938997A JPS5938997A JP57148976A JP14897682A JPS5938997A JP S5938997 A JPS5938997 A JP S5938997A JP 57148976 A JP57148976 A JP 57148976A JP 14897682 A JP14897682 A JP 14897682A JP S5938997 A JPS5938997 A JP S5938997A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- address
- terminal
- counter
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の稿する技術分野〕
本発明は記憶装置に係り、特にタイナミック型のメモリ
ＩＣのリフレッシュ制御回路に関するものである。
ＩＣのリフレッシュ制御回路に関するものである。
コンピュータの主記憶装置に使われるＩＣメモリは、そ
のビット単価の安さゆえダイナミック型が主として利用
されて来た。ところが、ダイナミック型は、その回路の
構成上リフレッシ−操作ケ欠かすことが小米ない。これ
はリフレッシュ制側１回路全、メモリＩＣとは別に必要
とし、小規模のメモリ装置では価格上、また装置設計上
問題であった。この点を改善するため、メモリＩＣの内
部にリフレッシュ回路を内蔵したメモリＩＣが開発され
ている。このメモリＩＣでは、す７レツシー制御端子を
設け、この端子にパルス分与える事によりＩＣ内部のリ
フレッシュカウンタ分インクリメントさせてリフレッシ
ュを行なわせたり（オート０リフレ・ソシュ）％この端
子をあるレベルに保つ事で自動的にリフレッシュサイク
ル時間内に内部リフレッシュカウンタをインクリメント
させりフレッシュカ行なわれる（セルフ・リフレッシュ
）係な回路が内蔵されている。しかしながら前記の唾な
帥］路では、通常の外部よりアドレス入力端子全通して
リフレッシ−全行なわせる操作と、リフレッシ−制御端
子によるリフレッシユ操作と共存させようとすると、外
部リフレ、ツシュアドレスカウンタと、ＩＣ内部のリフ
レッシュアドレスカウンタにズレが生じ、リフレッシ−
周期が、規格ケ越える恐れがあった〇 〔発明の目的〕 ス【発明の目的は、このような外部リフレ、ツシュアド
レスカウンタとＩＣＣ内部リファシュアドレスカウンタ
とのズレが生じない様にした記ｉＭ４＋置を提供するこ
とにある。
のビット単価の安さゆえダイナミック型が主として利用
されて来た。ところが、ダイナミック型は、その回路の
構成上リフレッシ−操作ケ欠かすことが小米ない。これ
はリフレッシュ制側１回路全、メモリＩＣとは別に必要
とし、小規模のメモリ装置では価格上、また装置設計上
問題であった。この点を改善するため、メモリＩＣの内
部にリフレッシュ回路を内蔵したメモリＩＣが開発され
ている。このメモリＩＣでは、す７レツシー制御端子を
設け、この端子にパルス分与える事によりＩＣ内部のリ
フレッシュカウンタ分インクリメントさせてリフレッシ
ュを行なわせたり（オート０リフレ・ソシュ）％この端
子をあるレベルに保つ事で自動的にリフレッシュサイク
ル時間内に内部リフレッシュカウンタをインクリメント
させりフレッシュカ行なわれる（セルフ・リフレッシュ
）係な回路が内蔵されている。しかしながら前記の唾な
帥］路では、通常の外部よりアドレス入力端子全通して
リフレッシ−全行なわせる操作と、リフレッシ−制御端
子によるリフレッシユ操作と共存させようとすると、外
部リフレ、ツシュアドレスカウンタと、ＩＣ内部のリフ
レッシュアドレスカウンタにズレが生じ、リフレッシ−
周期が、規格ケ越える恐れがあった〇 〔発明の目的〕 ス【発明の目的は、このような外部リフレ、ツシュアド
レスカウンタとＩＣＣ内部リファシュアドレスカウンタ
とのズレが生じない様にした記ｉＭ４＋置を提供するこ
とにある。
Ｘ発明の特徴は、リフレ、ッシー制御端子内部にリフレ
ッシュアドレスカウンタを持つダイナミ、ツ型の記憶装
置であって、前記リフレ、ツシー制御端子：が選択され
内蔵リフレ、、シュカウンタを働かせ自動的にメモリＩ
Ｃ’ｒ： ’）フレッシュさせる状態になるど、リフ
レッシュアドレスニ相当するレベルがアドレス為子に出
力され、−万ｎｉ、ｌ 記すフレ１１．シュ制御端子が
非選択になると、アドレス端子は高インピーダンスとな
り外部からアドレスが受付は出来るような手段を設けて
いる点にある。
ッシュアドレスカウンタを持つダイナミ、ツ型の記憶装
置であって、前記リフレ、ツシー制御端子：が選択され
内蔵リフレ、、シュカウンタを働かせ自動的にメモリＩ
Ｃ’ｒ： ’）フレッシュさせる状態になるど、リフ
レッシュアドレスニ相当するレベルがアドレス為子に出
力され、−万ｎｉ、ｌ 記すフレ１１．シュ制御端子が
非選択になると、アドレス端子は高インピーダンスとな
り外部からアドレスが受付は出来るような手段を設けて
いる点にある。
本発明によれば、ＩＣ内部リフレッシュ・アドレスカウ
ンタの内容が常時モニターされ、外部りフレッシュアド
レスと内部リフレッシ−アドレスとのズレを生じさせな
いようにする事が出来る□〔実施例の説明〕 次に本発明について図面分会照して詳細ＶＣ説明する。
ンタの内容が常時モニターされ、外部りフレッシュアド
レスと内部リフレッシ−アドレスとのズレを生じさせな
いようにする事が出来る□〔実施例の説明〕 次に本発明について図面分会照して詳細ＶＣ説明する。
第１図は、通常の１６ピン（Ｐｉｎ）タイプの６４にと
、ト・メモリＩＣのピン配置であジ、第１Ｐｉｎはリフ
レッシュ機能（オート・リフレッシュ、セルフ・リフレ
ッシュ）を持たせたものである。
、ト・メモリＩＣのピン配置であジ、第１Ｐｉｎはリフ
レッシュ機能（オート・リフレッシュ、セルフ・リフレ
ッシュ）を持たせたものである。
第１ビンとは図中左上のリフレッシュ端子ＲＥＦのこと
である。このリフレッシ一端子ＲＥＦの機能は、このピ
ンに負論理パルスが与えられると、ＩＣ内部のりフレッ
シュアドレスカウンタが自動的にインクリメントされ、
同時１ｃ相幽するロウ（ＲＯＷ）アドレスがリフレッシ
ュされる（オート・リフレッシ：Ｌ）。又このりフレッ
シュ端子ＲＥＦを１Ｊよレベルに保った捷まにすると、
内部タイマーが働き約１６μｓ毎（１２８本のＲＯνＶ
アドレスがあるからりフレッシ一時間Ｚｍｓに和尚）に
リフレ、シュアドレスカウンタがインクリメントさｆＬ
１同時に相油するＲＯＷアドレスがリフレッシュされる
（セルフ・リフレッシュ〕。
である。このリフレッシ一端子ＲＥＦの機能は、このピ
ンに負論理パルスが与えられると、ＩＣ内部のりフレッ
シュアドレスカウンタが自動的にインクリメントされ、
同時１ｃ相幽するロウ（ＲＯＷ）アドレスがリフレッシ
ュされる（オート・リフレッシ：Ｌ）。又このりフレッ
シュ端子ＲＥＦを１Ｊよレベルに保った捷まにすると、
内部タイマーが働き約１６μｓ毎（１２８本のＲＯνＶ
アドレスがあるからりフレッシ一時間Ｚｍｓに和尚）に
リフレ、シュアドレスカウンタがインクリメントさｆＬ
１同時に相油するＲＯＷアドレスがリフレッシュされる
（セルフ・リフレッシュ〕。
一方、リフレッシュ端子１ζＥＦが非選択（高レベル）
のと＠！’ｉ、外Ｉｎリフレッシーアドレスカウンタの
円谷全アドレス人力に与え、ロウアドレスストローグ、
クロックで進釈するりフレッシュ（ロウアドレスストロ
ーブ、オンリ・リフレッシュ）ヲ使おうとすると、ＩＣ
Ｃ内部リファシーアドレスカウンタと、外部リフレッシ
ュアドレスカウンタには繋りがなく、最悪の場合リフレ
ッシュ時間が２倍（４ｍｓ）まで伸びる参になってしま
い、メモリＩＣの正常動作は期待で＠ない。
のと＠！’ｉ、外Ｉｎリフレッシーアドレスカウンタの
円谷全アドレス人力に与え、ロウアドレスストローグ、
クロックで進釈するりフレッシュ（ロウアドレスストロ
ーブ、オンリ・リフレッシュ）ヲ使おうとすると、ＩＣ
Ｃ内部リファシーアドレスカウンタと、外部リフレッシ
ュアドレスカウンタには繋りがなく、最悪の場合リフレ
ッシュ時間が２倍（４ｍｓ）まで伸びる参になってしま
い、メモリＩＣの正常動作は期待で＠ない。
本発明でな、このリフレッシー：ｌ洩能付きのメモリＩ
Ｃに対して、リフレッシュ端子Ｒｇ）−が選択（低レベ
ル）になったとき、内部リフレッシュアドレスカウンタ
の内容をアドレス入力端子に出力させる機能を付加して
いる。この機能によりリフレッシュ端子ＲＥＦが選択さ
れ友とき、メモリＩＣ内部のリフレッシュアドレスは常
時モニター出来ることになり、次にリフレッシュ端子Ｒ
ＥＦが非選択になった時は、この出力されているアドレ
スの内容ヲ外部すフレ、シュアドレスカウンタにセット
することにより、メモリＩＣの正常動作を続行させるこ
とが出来る。
Ｃに対して、リフレッシュ端子Ｒｇ）−が選択（低レベ
ル）になったとき、内部リフレッシュアドレスカウンタ
の内容をアドレス入力端子に出力させる機能を付加して
いる。この機能によりリフレッシュ端子ＲＥＦが選択さ
れ友とき、メモリＩＣ内部のリフレッシュアドレスは常
時モニター出来ることになり、次にリフレッシュ端子Ｒ
ＥＦが非選択になった時は、この出力されているアドレ
スの内容ヲ外部すフレ、シュアドレスカウンタにセット
することにより、メモリＩＣの正常動作を続行させるこ
とが出来る。
第２図は本発明の実施例のプロ、り図である。
同図において、１はりフレッシーアドレスカウンタ、２
Ｖｉ、リフレッシュアドレス出力バッファ、３はアドレ
スバッファ、４Ｖ′ｉデコーダである。この図は、メモ
リＩＣの本発明の説明に必要な部分だけを取出しである
。リフレッシ−制御端子ＲＥＦが選択されているとき、
リフレッシュアドレスカウンタ１はインクリメントされ
、同時にリフレ。
Ｖｉ、リフレッシュアドレス出力バッファ、３はアドレ
スバッファ、４Ｖ′ｉデコーダである。この図は、メモ
リＩＣの本発明の説明に必要な部分だけを取出しである
。リフレッシ−制御端子ＲＥＦが選択されているとき、
リフレッシュアドレスカウンタ１はインクリメントされ
、同時にリフレ。
シュアドレス出力バッファ２より、アドレスバッファ３
と、アドレス入力端子ＡＯ乃至Ａｔ（第１図でＵＡＯ乃
至Ａ７ ）［出力される。アドレスバッファ３１Ｃ与え
られたアドレス情報はデコーダ４を荊じてり７レツシー
が竹なわれる。一方アドレス入力端子に出力され之アド
レス情報は、外ｆｆ［（ＩＪフレッシュアドレスカウン
タにラッチさせておき、次にリフレッシュ制御端子ＲＥ
Ｆが非選択になりｆｃ時ロウアドレスストロープオンリ
リフレ、シュのスタートアドレスとして力えることが出
来る。
と、アドレス入力端子ＡＯ乃至Ａｔ（第１図でＵＡＯ乃
至Ａ７ ）［出力される。アドレスバッファ３１Ｃ与え
られたアドレス情報はデコーダ４を荊じてり７レツシー
が竹なわれる。一方アドレス入力端子に出力され之アド
レス情報は、外ｆｆ［（ＩＪフレッシュアドレスカウン
タにラッチさせておき、次にリフレッシュ制御端子ＲＥ
Ｆが非選択になりｆｃ時ロウアドレスストロープオンリ
リフレ、シュのスタートアドレスとして力えることが出
来る。
これにＬす、ＩＣ内部リフレッシュアドレスカウンタか
ら外部リフレッシュアドレスカウンタによるリフレッシ
−に移る時のりフレッシ一時間のズレをなくすことが出
来る〇 尚、第１図におけるメモリＩＣＩｄ、テユアル・イン・
ライン型のパッケージ分有し、左右１則にはりフレッシ
一端子ＲＥＦ、データイン端子Ｄｉｎ ＋ライトイネー
ブル端子ＷＥ、ロウアドレスストローブ端子ＲＡＳ、カ
ラムアドレスストローブ端子ＣＡＳ。
ら外部リフレッシュアドレスカウンタによるリフレッシ
−に移る時のりフレッシ一時間のズレをなくすことが出
来る〇 尚、第１図におけるメモリＩＣＩｄ、テユアル・イン・
ライン型のパッケージ分有し、左右１則にはりフレッシ
一端子ＲＥＦ、データイン端子Ｄｉｎ ＋ライトイネー
ブル端子ＷＥ、ロウアドレスストローブ端子ＲＡＳ、カ
ラムアドレスストローブ端子ＣＡＳ。
データアウト端子Ｄ アドレス端子Ａ Ｏ、ＡＩ。
ｏｕｔ ゝ
Ａ２．Ａ３．Ａ４．Ａ５．Ａ６．Ａ７．を源端子ｖｅ（
！ ’接地端子ＧＮＤを有している。これら端子に入力
される４５号が高レベルから低レベルＶＣなったときに
機能しうるように設計されている端子は、前記端子のう
ち、リフレッシュ端子ＲＥＦ、ライトイネーブル端子Ｗ
Ｅ 、カラムアドレスストローブ端子ＣＡＳ、ロウア
ドレスストローブ端子■尤ＡＳである。
！ ’接地端子ＧＮＤを有している。これら端子に入力
される４５号が高レベルから低レベルＶＣなったときに
機能しうるように設計されている端子は、前記端子のう
ち、リフレッシュ端子ＲＥＦ、ライトイネーブル端子Ｗ
Ｅ 、カラムアドレスストローブ端子ＣＡＳ、ロウア
ドレスストローブ端子■尤ＡＳである。
本発明によれば、以上説明した様に、特にリフレッシュ
機能を持つダイナミ、り型メモリＩＣにおいて、リフレ
ッシュ端子が選択さオしたときＩＣ内部のりフレック、
アドレスカウンタの内容を出力させる機能を持たせるこ
とにより、リフレッシ一端子が選択の時に生じるりフレ
ッシュＦ￥ｊ間の伸長を回避できる。
機能を持つダイナミ、り型メモリＩＣにおいて、リフレ
ッシュ端子が選択さオしたときＩＣ内部のりフレック、
アドレスカウンタの内容を出力させる機能を持たせるこ
とにより、リフレッシ一端子が選択の時に生じるりフレ
ッシュＦ￥ｊ間の伸長を回避できる。
第１図は本発明の詳細な説明を容易にするための第】ピ
ンのリフレッシュ機能ヲ持つ６４にビットメモＩＪ Ｉ
Ｃのビン配置ケ示す平面図、第２１図は本発明の実柿
例のメモリＩＣを示すブロック図である。 同図において、１・・・・・・リフレッシュアドレスカ
ウンタ、２・・・・・・リフレッシュアドレス出力バッ
ファ、３・・・・・・アドレスバッファ、４・・・・・
・テコーダ、ＲＥ Ｆ・・・・・・リフレッシュ端子、
１）ｉｒ□ １０．９．データ・イン端子”ｏｕｔ・・
・・・・データアウト端子、ＷＥ・・・・・・ライトイ
ネーブル端子、ＲＡＳ・・・・・・ロウアドレスストロ
ーブ端子、ＣＡＳ・・・・・・カラムアドレスストロ−
プル子、Ｖｏｏ・・・・・・電源端子、ＧＮＩＪ・・・
・・・接地端子、ＡＵ 、ＡＩ 、Ａ２．Ａ３ 、Ａ４
、Ａ５゜Ａ ６ ｅ Ａ ７・・・・・・アドレス１
１，１子。 代理人 弁理士 内 原 １ ′日 ・ 第１図 第２図
ンのリフレッシュ機能ヲ持つ６４にビットメモＩＪ Ｉ
Ｃのビン配置ケ示す平面図、第２１図は本発明の実柿
例のメモリＩＣを示すブロック図である。 同図において、１・・・・・・リフレッシュアドレスカ
ウンタ、２・・・・・・リフレッシュアドレス出力バッ
ファ、３・・・・・・アドレスバッファ、４・・・・・
・テコーダ、ＲＥ Ｆ・・・・・・リフレッシュ端子、
１）ｉｒ□ １０．９．データ・イン端子”ｏｕｔ・・
・・・・データアウト端子、ＷＥ・・・・・・ライトイ
ネーブル端子、ＲＡＳ・・・・・・ロウアドレスストロ
ーブ端子、ＣＡＳ・・・・・・カラムアドレスストロ−
プル子、Ｖｏｏ・・・・・・電源端子、ＧＮＩＪ・・・
・・・接地端子、ＡＵ 、ＡＩ 、Ａ２．Ａ３ 、Ａ４
、Ａ５゜Ａ ６ ｅ Ａ ７・・・・・・アドレス１
１，１子。 代理人 弁理士 内 原 １ ′日 ・ 第１図 第２図
Claims (1)
- リフレッシュ制御端子分挽、つダイナミ、り型の６己１
意装置篇： ［おいて、リフレッシュアドレスカウンタ
全内蔵し、前記リフレッシュ開側１端子に選択信号が与
えられた場合には前記リフレッシュアドレスカウンタの
内容をアドレス入力端子に出力させ、前配りフレッシュ
ｌｌ１ｌＪ御端子に非選択信号が与えられた場合ＶＣは
前記アドレス入力端子を高抵抗状態にさせる→・段を有
することを特徴とする記憶装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148976A JPS5938997A (ja) | 1982-08-27 | 1982-08-27 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148976A JPS5938997A (ja) | 1982-08-27 | 1982-08-27 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5938997A true JPS5938997A (ja) | 1984-03-03 |
Family
ID=15464886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148976A Pending JPS5938997A (ja) | 1982-08-27 | 1982-08-27 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5938997A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617533A (ja) * | 1984-03-30 | 1986-01-14 | エチユド エ コメルスヤリザスヨン ダパルイユ ヌボウ スペシアウ，エカン | 電気制御式蓄電池しや断器 |
| JPH02105389A (ja) * | 1988-10-13 | 1990-04-17 | Matsushita Electron Corp | ダイナミック型記憶装置 |
| EP1751768B1 (en) * | 2004-05-21 | 2016-08-10 | Qualcomm, Incorporated | Method and system for controlling refresh in volatile memories |
-
1982
- 1982-08-27 JP JP57148976A patent/JPS5938997A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617533A (ja) * | 1984-03-30 | 1986-01-14 | エチユド エ コメルスヤリザスヨン ダパルイユ ヌボウ スペシアウ，エカン | 電気制御式蓄電池しや断器 |
| JPH02105389A (ja) * | 1988-10-13 | 1990-04-17 | Matsushita Electron Corp | ダイナミック型記憶装置 |
| JPH0434233B2 (ja) * | 1988-10-13 | 1992-06-05 | Matsushita Electronics Corp | |
| EP1751768B1 (en) * | 2004-05-21 | 2016-08-10 | Qualcomm, Incorporated | Method and system for controlling refresh in volatile memories |
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